UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 32949

11.1 タイミング - TIG 制約で遅延値が負になる

説明

キーワード : false path, still, showing, error, Flase パス, エラー

タイミング レポートで TIG 制約に負の遅延値があります。パスにはタイミング無視 (TIG) 制約が付いています。
エラーのみのレポートに表示されるのはなぜですか。またなぜ負の値として表示されるのですか。

ソリューション

パスに TIG 制約が付けられると、このパスがタイミング ドリブンの配置およびパックの際に完全に無視されます。

ツールではソース クロックとデスティネーション クロックの位相が揃えられていることが想定されて遅延が計算されます。遅延はスラックと異なります。負のスラックはタイミング違反を意味し、負の遅延は単に計算により負の値が発生したことが示されます。

ツールでは負の値がレポートされますが、スラックではなく遅延であるため、安全に無視できます。

================================================================================
Timing constraint: PATH "TS_my_timespec1" TIG;

4 paths analyzed, 4 endpoints analyzed, 0 failing endpoints
0 timing errors detected. (0 setup errors, 0 hold errors)
--------------------------------------------------------------------------------

================================================================================
Timing constraint: PATH "TS_my_timespec2" TIG;

48 paths analyzed, 48 endpoints analyzed, 0 failing endpoints
0 timing errors detected. (0 setup errors, 0 hold errors)
--------------------------------------------------------------------------------
Delay: -5.021ns (data path - clock path skew + uncertainty)
Source: MY_RAM (RAM)
Destination: MY_FF (FF)
Data Path Delay: 1.914ns (Levels of Logic = 1)
Clock Path Skew: 7.083ns (9.819 - 2.736)
Source Clock: MY_CLK1 rising
Destination Clock: MY_CLK2 rising
Clock Uncertainty: 0.148ns

Clock Uncertainty: 0.148ns ((TSJ^2 + DJ^2)^1/2) / 2 + PE
Total System Jitter (TSJ): 0.070ns
Discrete Jitter (DJ): 0.083ns
Phase Error (PE): 0.092ns

Maximum Data Path: MY_RAM to MY_FF
Location Delay type Delay(ns) Physical Resource
Logical Resource(s)
------------------------------------------------- -------------------
SLICE_X0Y100.BMUX Tshcko 1.362 MY_PHYSICAL_RAM
MY_RAM
SLICE_X1Y100.A6 net (fanout=1) 0.524 MY_NET
SLICE_X1Y100.CLK Tas 0.028 MY_PHYSICAL_FF
MY_FF
------------------------------------------------- ---------------------------
Total 1.914ns (1.390ns logic, 0.524ns route)
AR# 32949
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加