AR# 32958

MIG Virtex-5 FPGA QDR-II SRAM - Virtex-5 FPGA QDR-II SRAM の書き込みレイテンシについて

説明

『メモリ インターフェイス ソリューション ユーザー ガイド』 (UG086) に、Virtex-5 FPGA QDR-II インターフェイスの読み出しレイテンシの詳細を示す表が含まれています。

これに対応する書き込みレイテンシを教えてください。

ソリューション

書き込みコマンドのレンテンシは、ユーザー インターフェイス (UI) に要求を発行してから書き込みコマンドがメモリに送信されるまでの計 7 サイクルです。

7 サイクルのうち 5 サイクルは UI で使用されます。つまり、UI がない場合は、コントローラーが書き込み要求を発行してからメモリに送信されるまでのレイテンシは 2 サイクルです。
AR# 32958
日付 09/12/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP