UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 33007

11.1 タイミング、Virtex-4 - 「WARNING:Timing:3327 - Timing Constraint」という警告メッセージが表示され、DCM の DLL および DFS 出力の両方を使用すると DCM の DLL 部分によりコンポーネント スイッチ制限が限定される

説明

キーワード : Timing, DCM, Timing Analysis, DLL, DFS, Virtex-4, タイミング, タイミング解析

Virtex-4 デザインで、しようとすると次のような警告メッセージが表示されます (クロック周波数による)。

"WARNING:Timing:3327 - Timing Constraint *** fails the minimum period check for the input clock because the period constraint value *** is less than the minimum internal period limit of ***. Please increase the period of the constraint to remove this timing failure."

この問題はいつ修正されますか。

ソリューション

これはタイミング解析で予期されている動作です。DLL および DFS 出力の両方が使用されている場合、仕様制限が厳しいほうの出力を使用します。DLL 出力が使用されているかどうかに関らず、DFS_FREQUENCY_MODE を決定するために CLKIN_FREQ_FX_LF/HF_MIN/MAX が常に使用されます。











AR# 33007
日付 06/26/2009
ステータス アーカイブ
種類 一般
このページをブックマークに追加