AR# 33106

Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - ModelSim シミュレーションで階層にすべての信号が表示されない

説明


既知の問題 : v1.3、v1.2、v1.1



simulate_mti.do ファイルを使用してサンプル デザインのシミュレーションを実行すると、ModelSim の [Objects] ウィンドウのデザイン階層にコアの信号およびポートの一部が表示されません。

ソリューション


vsim コマンドにオプション (-voptargs="+acc") を追加すると、最適化プロセスで信号を保持できます。simulate_mti.do ファイルに含まれる vsim のコマンドラインを次のように変更する必要があります。



vsim -voptargs="+acc" +notimingchecks +TESTNAME=sample_smoke_test0 -L work -L secureip -L unisims_ver \

work.board glbl +dump_all





改訂履歴

2009 年 9 月 16 日 - ISE Design Suite 11.3 およびラッパー v1.3 用にアップデート

2009 年 7 月 8 日 - 初期リリース
AR# 33106
日付 08/06/2010
ステータス アクティブ
種類 ??????
IP