UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 33258

LogiCORE IP DisplayPort - リリース ノートおよび既知の問題

説明

このアンサーは、CORE Generator ツールおよび LogiCORE IP DisplayPort コアのリリース ノートおよび既知の問題を記述したものです。

コアの各バージョンについて、次の情報が掲載されています。

  • 新機能
  • 修正点
  • 既知の問題

LogiCORE IP DisplayPort ラウンジ :

http://japan.xilinx.com/products/ipcenter/EF-DI-DISPLAYPORT.htm

ソリューション

LogiCORE IP DisplayPort の一般的な問題


(Xilinx Answer 42953) LogiCORE IP DisplayPort デザイン アドバイザリのマスター アンサー
(Xilinx Answer 34210) Display Port コアを Display Port コネクタに接続する方法
(Xilinx Answer 44843) AUX の DisplayPort I2C でより低速な I2C スレーブのクロック ストレッチはサポートされるか
(Xilinx Answer 46820) ザイリンクス DisplayPort IP で eDP や Panel Self Refresh などの機能はサポートされているか
(Xilinx Answer 57950) ISE 14.7 からのサポートの削除


LogiCORE IP DisplayPort v3.2


v3.2 rev8 パッチが、(Xilinx Answer 53422) から入手できます。
このパッチは、(Xilinx Answer 53538)(Xilinx Answer 53539)(Xilinx Answer 55359)(Xilinx Answer 56683)、および (Xilinx Answer 57399) を修正するものです。


  • ISE 14.2 および Vivado 2012.2 ツールでリリース

サポートされるデバイス (ISE)


  • Virtex-7
  • Kintex-7
  • Artix-7
  • Virtex-6 XC LXT/SXT/HXT
  • Spartan-6 XC LXT
  • Spartan-6 XA LXT

サポートされるデバイス (Vivado)


  • Virtex-7
  • Kintex-7

新機能


  • ISE Design Suite 14.2 デザイン ツール サポート
  • セカンダリ チャネル オーディオのサポート
  • DisplayPort v1.2 5.4Gb/s
  • 100kb/s を超える速さの IIC インターフェイスのサポートを追加

修正された問題

CR 658659edid_iic.v サンプル デザインの論理エラーを修正
CR 659178イベント ステータス レジスタが 0x02 ではなく 0x20 で表れるように修正
CR 665316リプライ カウント レジスタ (0x13C) が受信したリプライ トランザクションの数で正しくアップデートされない問題を修正
CR 665979クロック速度が 1kbps に設定されたときに SCL の 50% デューティ サイクルが維持されない問題を修正
CR 666220I2C 速度制御レジスタが 0xFF としてコンフィギュレーションされた場合のマスター クロックの選択ロジックを修正
(Xilinx Answer 47818)HDP が発生しても AUX REPLY_STATUS レジスタが REPLY_IN_PROGRESS のままになる
(Xilinx Answer 50125)Virtex-5 FPGA がサポートされていないのに DisplayPort コア ハードウェア検証のリストに DNMEG_V5_T_PCIE ボードがリストされているのはなぜか

既知の問題 (ISE)

(Xilinx Answer 42952) Virtex-5 デバイス サポートの削除
(Xilinx Answer 42810) リファレンス デザインでタイミング違反が発生する
(Xilinx Answer 52296) Spartan-6 FPGA GTP の RXUSRCLK2 を生成するのに DCM または PLL は必要か
(Xilinx Answer 52299) 7 シリーズ FPGA で 5.4Gb/s をサポートするのに -2 または -3 パーツが必要な理由
(Xilinx Answer 53538) AUX チャネル入力を介して多量のノイズが発生すると、DisplayPort Sink IIC コントローラーが SCL ラインを Low に保持してしまうケースがある
(Xilinx Answer 53539) DisplayPort Source コアがリセット後にオーディオ送信を停止する
(Xilinx Answer 51964) GTP 2 バイト モード インターフェイスのクロック供給構造
(Xilinx Answer 54867) FORCE_DUAL_PIXEL パラメーターがない
(Xilinx Answer 56168) シミュレーション エラー - Artix-7 をターゲットにしたときに「TEST FAILED!」というエラー メッセージが表示される
(Xilinx Answer 56138) DIVIDE = 2 の BUFIO2 を使用すると出力がない
(Xilinx Answer 55359) AUX チャネルのノイズにより AUX ステート マシン コアが停止する
(Xilinx Answer 56683) Sink コアが書き込み/読み出し中に停止する
(Xilinx Answer 57399) VESA 仕様の終端により AUX ステート マシンで問題が発生する
(Xilinx Answer 57950) ISE 14.7 からのサポートの削除

既知の問題 (Vivado)

(Xilinx Answer 52296) Spartan-6 FPGA GTP の RXUSRCLK2 を生成するのに DCM または PLL は必要か
(Xilinx Answer 52299) 7 シリーズ FPGA で 5.4Gb/s をサポートするのに -2 または -3 パーツが必要な理由
(Xilinx Answer 53538) AUX チャネル入力を介して多量のノイズが発生すると、DisplayPort Sink IIC コントローラーが SCL ラインを Low に保持してしまうケースがある
(Xilinx Answer 53539) DisplayPort Source コアがリセット後にオーディオ送信を停止する
(Xilinx Answer 51964) GTP 2 バイト モード インターフェイスのクロック供給構造
(Xilinx Answer 54867) FORCE_DUAL_PIXEL パラメーターがない
(Xilinx Answer 56168) シミュレーション エラー - Artix-7 をターゲットにしたときに「TEST FAILED!」というエラー メッセージが表示される
(Xilinx Answer 56138) DIVIDE = 2 の BUFIO2 を使用すると出力がない
(Xilinx Answer 55359) AUX チャネルのノイズにより AUX ステート マシン コアが停止する
(Xilinx Answer 56683) Sink コアが書き込み/読み出し中に停止する
(Xilinx Answer 57399) VESA 仕様の終端により AUX ステート マシンで問題が発生する

LogiCORE IP DisplayPort v3.1


  • ISE 14.1 および Vivado 2012.1 ツールでリリース

サポートされるデバイス (ISE)

  • Virtex-7
  • Kintex-7
  • Virtex-6 XC LXT/SXT/HXT
  • Spartan-6 XC LXT
  • Spartan-6 XA LXT

サポートされるデバイス (Vivado)

  • Virtex-7
  • Kintex-7

新機能

  • ISE Design Suite 14.1 デザイン ツールのサポート
  • セカンダリ チャネル オーディオのサポート
  • DisplayPort v1.2、5.4Gb/s

修正された問題

(Xilinx Answer 43176) Source コアと Sink コアの CORE_ID レジスタが異なる
(Xilinx Answer 47096) 6 バイトよりも大きい AUX から IIC (I2C) への書き込みを DisplayPort Sink で完了できない
(Xilinx Answer 45278) Kintex-7 を使用すると MAP で HPD (Hot Plug Detect) ピンがエラーになる

既知の問題 (ISE)

(Xilinx Answer 42952) Virtex-5 デバイス サポートの削除
(Xilinx Answer 42810) リファレンス デザインでタイミング違反が発生する
(Xilinx Answer 47818) HDP が発生しても AUX REPLY_STATUS レジスタが REPLY_IN_PROGRESS のままになる
(Xilinx Answer 50125) Virtex-5 FPGA がサポートされていないのに DisplayPort コア ハードウェア検証のリストに DNMEG_V5_T_PCIE ボードがリストされているのはなぜか
(Xilinx Answer 52299) 7 シリーズ FPGA で 5.4Gb/s をサポートするのに -2 または -3 パーツが必要な理由
(Xilinx Answer 53538) AUX チャネル入力を介して多量のノイズが発生すると、DisplayPort Sink IIC コントローラーが SCL ラインを Low に保持してしまうケースがある
(Xilinx Answer 53539) DisplayPort Source コアがリセット後にオーディオ送信を停止する
(Xilinx Answer 54867) FORCE_DUAL_PIXEL パラメーターがない

既知の問題 (Vivado)

(Xilinx Answer 47265) ターゲット言語が VHDL に設定されていると合成でエラーが発生する
(Xilinx Answer 47818) HDP が発生しても AUX REPLY_STATUS レジスタが REPLY_IN_PROGRESS のままになる
(Xilinx Answer 50125) Virtex-5 FPGA がサポートされていないのに DisplayPort コア ハードウェア検証のリストに DNMEG_V5_T_PCIE ボードがリストされているのはなぜか
(Xilinx Answer 52299) 7 シリーズ FPGA で 5.4Gb/s をサポートするのに -2 または -3 パーツが必要な理由
(Xilinx Answer 53538) AUX チャネル入力を介して多量のノイズが発生すると、DisplayPort Sink IIC コントローラーが SCL ラインを Low に保持してしまうケースがある
(Xilinx Answer 53539) DisplayPort Source コアがリセット後にオーディオ送信を停止する
(Xilinx Answer 54867) FORCE_DUAL_PIXEL パラメーターがない

LogiCORE IP DisplayPort v2.3


  • ISE Design Suite 13.2 で初期リリース

サポートされるデバイス
  • Virtex-7
  • Kintex-7
  • Virtex-6 XC LXT/SXT/HXT
  • Spartan-6 XC LXT
  • Spartan-6 XA LXT

新機能
  • ISE Design Suite 13.2 のサポート

修正された問題

CR 610594Tx フレーム ロジックがライン データの最後のバイトをメイン リンクに送信しない
CR 608226i_last_pixel、i_line_doneandi_sterring_count レジスタの CDC 問題
CR 605875追加の I2C スレーブへの I2C 書き込みバーストの問題
CR 593604完全にパックされた TU ロジックの修正
CR 593470MOT を 1 に設定した場合、アドレスのみの書き込みコマンドに対して Sink が有効なデータで反応
CR 592998割り込みステータス レジスタ ロジックに対する読み込みの割り込みクリアの修正
CR 591942ビデオ以外のアサートが vbid の間違ったビット選択を認識
CR 587716Sink コア : AUX Write Status_Request トランザクションを処理する必要あり
CR 587715Sink コア : SYMBOL_ERROR_COUNT レジスタのインプリメンテーションが正しくない
CR 582256Source : 2.7G で 10bpc、4 レーン、1680 ピクセル フレームの場合、ユーザー/フレーム ロジックが正しく動作しない
CR 573034Sink コア : アドバンス ユーザー向けに APB/AXI から DPCD 構造へのアクセスが可能

既知の問題

(Xilinx Answer 42952) Virtex-5 デバイス サポートの削除
(Xilinx Answer 42810) リファレンス デザインでタイミング違反が発生する
(Xilinx Answer 43176) Source コアと Sink コアの CORE_ID レジスタが異なる
(Xilinx Answer 45278) Kintex-7 を使用すると MAP で HPD (Hot Plug Detect) ピンがエラーになる
(Xilinx Answer 47096) 6 バイトよりも大きい AUX から IIC (I2C) への書き込みを DisplayPort Sink で完了できない
(Xilinx Answer 47818) HDP が発生しても AUX REPLY_STATUS レジスタが REPLY_IN_PROGRESS のままになる
(Xilinx Answer 50125) Virtex-5 FPGA がサポートされていないのに DisplayPort コア ハードウェア検証のリストに DNMEG_V5_T_PCIE ボードがリストされているのはなぜか

LogiCORE IP DisplayPort v2.2


  • ISE Design Suite 13.1 でリリース

サポートされるデバイス

  • Virtex-6 XC LXT/SXT/HXT
  • Spartan-6 XC LXT
  • Spartan-6 XA LXT
  • Virtex-5 XC LXT/SXT/TXT/FXT

新機能

  • ISE Design Suite 13.1 のサポート

修正された問題

CR 561918Spartan-6 および Virtex-6 の統合ラッパー ファイルが必要
CR 580813最小限の同期パルスを含む応答がソースにより無視される
CR 581723一部のコンフィギュレーション ソースでゼロ レングスの TU が送信され、表示に影響する
CR 582925レガシ インターフェイス (APB) を使用する Virtex-5 が必要
CR 587682I2C シンクと AUX 応答のハンドシェークの不一致により連続 I2C が遅れる
CR 587685デュアル ピクセル モードで生成した M 値が予測される値の 1/2 になる
CR 587714ビデオ以外のものの直後にビデオ割り込みが生成される。MSA が適切に使用されるようアサートを遅延。
CR 587715レーン 2 とレーン 3 のシンボル エラー カウンターに初期化の問題がある
CR 587722Virtex-6 PHY で PRBS7 が正しく接続されない

既知の問題

(Xilinx Answer 35037) Display Port Sink コアの 2 つの vid_enable 出力ピンを使用する方法
(Xilinx Answer 35075) VESA Display Port v1.1a 仕様で定義されている MAX_LINK_RATE や MAX_LANE_COUNT などの値の意味
(Xilinx Answer 44843) AUX の DisplayPort I2C でより低速な I2C スレーブのクロック ストレッチはサポートされるか
(Xilinx Answer 47096) 6 バイトよりも大きい AUX から IIC (I2C) への書き込みを DisplayPort Sink で完了できない
(Xilinx Answer 50125) Virtex-5 FPGA がサポートされていないのに DisplayPort コア ハードウェア検証のリストに DNMEG_V5_T_PCIE ボードがリストされているのはなぜか

LogiCORE IP DisplayPort v2.1


  • ISE Design Suite 12.3 で初期リリース

サポートされるデバイス

  • Virtex-5 LXT
  • Virtex-5 SXT
  • Virtex-5 TXT
  • Virtex-5 FXT
  • Spartan-6 LXT
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Virtex-6 HXT

新機能
  • ISE Design Suite 12.3 のサポート

修正された問題

CR 570896GTP_DUAL_X0Y0 で GTP_DUAL_X0Y1 をインスタンシエートする必要があり、推奨に基づき制約をアップデート
CR 568660DPCD アドレス 0x0600 への書き込みで NACK が返される
CR 565479YCbCr422 フォーマットで 10/8 BPC を使用するとピクセル損失が見られる
CR 559333トレーニング終了後にまれにデータのアライメントが解除されることがある

既知の問題

(Xilinx Answer 35037) Display Port Sink コアの 2 つの vid_enable 出力ピンを使用する方法
(Xilinx Answer 35075) VESA Display Port v1.1a 仕様で定義されている MAX_LINK_RATE や MAX_LANE_COUNT などの値の意味
(Xilinx Answer 44843) AUX の DisplayPort I2C でより低速な I2C スレーブのクロック ストレッチはサポートされるか
(Xilinx Answer 47096) 6 バイトよりも大きい AUX から IIC (I2C) への書き込みを DisplayPort Sink で完了できない
(Xilinx Answer 50125) Virtex-5 FPGA がサポートされていないのに DisplayPort コア ハードウェア検証のリストに DNMEG_V5_T_PCIE ボードがリストされているのはなぜか

LogiCORE IP DisplayPort v1.3


  • ISE Design Suite 12.2 で初期リリース

新機能
  • ISE 12.2 デザイン ツールのサポート
  • Virtex-6 FPGA をサポート

修正された問題

CR 557442Rx および Tx のサンプル デザインを接続すると、AUX バスで競合が発生する(12.2 で修正)
CR 557203最上位ファイルに Tx および Rx 両方のリンクのポートが含まれているため、Tx または Rx コアの生成時にポート不一致のエラーが発生する(12.2 で修正)
CR 557137defines.v ファイルのレーン数が 4 にハードコード化されている(コア生成中に設定される値を使用するよう変更)
CR 55713412.2 では Tx および Rx のサンプル デザインに異なるファイル名が作成される
(Xilinx Answer 34829) Virtex-5 TXT デバイスをターゲットとすると GTP_DUAL に関するエラー メッセージが表示される
CR 554267Virtex-5 FXT または Virtex-5 TXT を選択している場合、Tx、Rx、および Tx Rx の ejava ファイルを GTX ラッパーを使用するようアップデート
CR 559502xst_scr.ejava ファイルのデバイス名が特定値にハードコード化される(コア生成中にユーザーが選択したデバイスと一致するようにアップデート)
CR 538464Source コアの VHO ファイルが正しくフォーマットされておらず、合成中に構文エラーが発生する
(Xilinx Answer 33888)Spartan-6 デバイスをターゲットとするとサンプル デザインでタイミングが満たされない
(Xilinx Answer 35403)MIN_PRE_EMPHASIS レジスタをゼロ以外の値に設定すると、コアのトレーニングがエラーになる

既知の問題

(Xilinx Answer 35037) Display Port Sink コアの 2 つの vid_enable 出力ピンを使用する方法
(Xilinx Answer 35075) VESA Display Port v1.1a 仕様で定義されている MAX_LINK_RATE や MAX_LANE_COUNT などの値の意味
(Xilinx Answer 44843) AUX の DisplayPort I2C でより低速な I2C スレーブのクロック ストレッチはサポートされるか

LogiCORE IP DisplayPort v1.2


  • ISE Design Suite 12.1 で初期リリース

新機能
  • ISE 12.1 デザイン ツールをサポート
  • セカンダリ チャネル オーディオのサポートを追加
  • Virtex-6 FPGA をサポート

修正された問題

(Xilinx Answer 33890) アクティブ レーンが 1 つでユーザー インターフェイスを 2 ビット幅に強制すると Display Port Receiver Sink コアが正しく動作しない
CR 539132Sink コアの場合、ユーザー ピクセル幅を 2 (0x010) に設定し、それを 2 (0x008) に強制すると、アクティブなレーンが 1 つしかない場合、データがユーザー側に間違って到達する
(Xilinx Answer 33885)トランスミッタ ソース デザインをシミュレーションまたは合成しようとすると、VHDL インスタンシエーション テンプレートでエラーが発生する
(Xilinx Answer 33886)Display Port Receiver Sink のサンプル デザインがすべての状況で正しく動作するようにするため、DCM ラッパーを高周波数モードを使用するよう変更する必要がある
(Xilinx Answer 33887)一部の周波数にデュアル ピクセル モードを使用すると HSYNC タイミングが不正になる
(Xilinx Answer 34671)11.5 で Display Port のサンプル デザインでシミュレーション エラーが発生する

既知の問題

(Xilinx Answer 33889) Display Port コアの『Getting Started Guide』の入手先
(Xilinx Answer 33888) Spartan-6 デバイスをターゲットとするとサンプル デザインでタイミングが満たされない
(Xilinx Answer 34829) Virtex-5 TXT デバイスをターゲットとすると GTP_DUAL に関するエラー メッセージが表示される
(Xilinx Answer 35037) Display Port Sink コアの 2 つの vid_enable 出力ピンを使用する方法
(Xilinx Answer 35075) VESA Display Port v1.1a 仕様で定義されている MAX_LINK_RATE や MAX_LANE_COUNT などの値の意味
(Xilinx Answer 35403) MIN_PRE_EMPHASIS レジスタをゼロ以外の値に設定すると、コアのトレーニングがエラーになる
(Xilinx Answer 44843) AUX の DisplayPort I2C でより低速な I2C スレーブのクロック ストレッチはサポートされるか

LogiCORE IP DisplayPort v1.1


  • ISE Design Suite 11.4 でリリース

新機能
  • ISE Design Suite 11.4 のサポート
  • 初版

修正された問題
  • なし

既知の問題

(Xilinx Answer 33885) トランスミッタ ソース デザインをシミュレーションまたは合成しようとすると、VHDL インスタンシエーション テンプレートでエラーが発生する
(Xilinx Answer 33886) Display Port Receiver Sink のサンプル デザインがすべての状況で正しく動作するようにするため、DCM ラッパーを高周波数モードを使用するよう変更する必要がある
(Xilinx Answer 33887) 一部の周波数にデュアル ピクセル モードを使用すると HSYNC タイミングが不正になる
(Xilinx Answer 33888) Spartan-6 デバイスをターゲットとするとサンプル デザインでタイミングが満たされない
(Xilinx Answer 33889) Display Port コアの『Getting Started Guide』の入手先
(Xilinx Answer 33890) アクティブ レーンが 1 つでユーザー インターフェイスを 2 ビット幅に強制すると Display Port Receiver Sink コアが正しく動作しない
(Xilinx Answer 34671) 11.5 で Display Port のサンプル デザインでシミュレーション エラーが発生する
(Xilinx Answer 34829) Virtex-5 TXT デバイスをターゲットとすると GTP_DUAL に関するエラー メッセージが表示される
(Xilinx Answer 35037) Display Port Sink コアの 2 つの vid_enable 出力ピンを使用する方法
(Xilinx Answer 35075) VESA Display Port v1.1a 仕様で定義されている MAX_LINK_RATE や MAX_LANE_COUNT などの値の意味
(Xilinx Answer 44843) AUX の DisplayPort I2C でより低速な I2C スレーブのクロック ストレッチはサポートされるか

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47265 LogiCORE IP DisplayPort v3.1 (Vivado 2012.1) - ターゲット言語が VHDL に設定されていると合成でエラーが発生する N/A N/A
47096 LogiCORE IP DisplayPort v2.3 - 6 バイトよりも大きい AUX から IIC (I2C) への書き込みを DisplayPort Sink で完了できない N/A N/A
45278 Kintex-7 を使用すると MAP で HPD (Hot Plug Detect) ピンがエラーになる N/A N/A
42953 LogiCORE IP DisplayPort デザイン アドバイザリのマスター アンサー N/A N/A
42952 LogiCORE IP DisplayPort のデザイン アドバイザリ - Virtex-5 デバイス サポートの削除 N/A N/A
42810 LogiCORE IP DisplayPort v2.3 - リファレンス デザインでタイミング違反が発生する N/A N/A
34671 LogiCORE IP Display Port v1.1 - 11.5 で Display Port のサンプル デザインでシミュレーション エラーが発生する N/A N/A
33888 LogiCORE IP Display Port v1.2 - Spartan-6 デバイスをターゲットとするとサンプル デザインでタイミングが満たされないこれはなぜですか。 N/A N/A
33886 LogiCORE IP Display Port v1.1 - Display Port Receiver Sink のサンプル デザインがすべての状況で正しく動作するようにするため、DCM ラッパーを高周波数モードを使用するよう変更する必要がある N/A N/A
47818 LogiCORE DisplayPort v2.3 - HDP が発生しても AUX REPLY_STATUS レジスタが REPLY_IN_PROGRESS のままになる N/A N/A
52296 LogiCORE IP DisplayPort v3.2 - Spartan-6 FPGA GTP の RXUSRCLK2 を生成するのに DCM または PLL は必要か N/A N/A
53422 LogiCORE IP DisplayPort v3.2 - パッチ アップデート N/A N/A
53538 LogiCORE IP DisplayPort v3.2 - AUX チャネル入力を介して多量のノイズが発生すると、DisplayPort Sink IIC コントローラーが SCL ラインを Low に保持してしまうケースがある N/A N/A
53539 LogiCORE IP DisplayPort v3.2 - DisplayPort Source コアがリセット後にオーディオ送信を停止する N/A N/A
51964 LogiCORE IP DisplayPort v3.2 - GTP 2 バイト モード インターフェイスのクロック供給構造 N/A N/A
55359 LogiCORE DisplayPort v3.2 - AUX チャネルのノイズにより AUX ステート マシン コアが停止する N/A N/A
56168 LogiCORE DisplayPort v3.2 - シミュレーション エラー - Artix-7 をターゲットにしたときに「TEST FAILED!」というエラー メッセージが表示される N/A N/A
56683 LogiCORE IP DisplayPort v3.2 - Sink コアが書き込み/読み出し中に停止する N/A N/A
57399 Spartan-6 - LogiCORE IP DisplayPort v3.2 - VESA 仕様の終端により AUX ステート マシンで問題が発生する N/A N/A
57950 LogiCORE IP DisplayPort v3.2 - ISE 14.7 からのサポートの削除 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
43176 LogiCORE IP DisplayPort v2.3 - Source コアと Sink コアの CORE_ID レジスタが異なる N/A N/A
42952 LogiCORE IP DisplayPort のデザイン アドバイザリ - Virtex-5 デバイス サポートの削除 N/A N/A
42810 LogiCORE IP DisplayPort v2.3 - リファレンス デザインでタイミング違反が発生する N/A N/A
35403 LogiCORE DisplayPort コア v1.2 - MIN_PRE_EMPHASIS レジスタをゼロ以外の値に設定すると、コアのトレーニングがエラーになる N/A N/A
35037 LogiCORE IP Display Port v1.1 - Display Port Sink コアの 2 つの vid_enable 出力ピンを使用する方法 N/A N/A
34671 LogiCORE IP Display Port v1.1 - 11.5 で Display Port のサンプル デザインでシミュレーション エラーが発生する N/A N/A
33890 LogiCORE IP Display Port v1.1 - Why does my Display Port Receiver Sink core not work correctly when I have a single active lane and the user interface is forced to 2 bits wide? N/A N/A
33889 LogiCORE IP Display Port v1.1 - Display Port コアの『Getting Started Guide』の入手先 N/A N/A
33888 LogiCORE IP Display Port v1.2 - Spartan-6 デバイスをターゲットとするとサンプル デザインでタイミングが満たされないこれはなぜですか。 N/A N/A
33887 LogiCORE IP Display Port v1.1 - 一部の周波数にデュアル ピクセル モードを使用すると HSYNC タイミングが不正になる N/A N/A
33886 LogiCORE IP Display Port v1.1 - Display Port Receiver Sink のサンプル デザインがすべての状況で正しく動作するようにするため、DCM ラッパーを高周波数モードを使用するよう変更する必要がある N/A N/A
33885 LogiCORE IP Display Port v1.1 - Why does my VHDL Instantiation template fail when I attempt to simulate or synthesize the transmitter source design? N/A N/A
47265 LogiCORE IP DisplayPort v3.1 (Vivado 2012.1) - ターゲット言語が VHDL に設定されていると合成でエラーが発生する N/A N/A
33258 LogiCORE IP DisplayPort - リリース ノートおよび既知の問題 N/A N/A
AR# 33258
日付 07/04/2016
ステータス アーカイブ
種類 リリース ノート
IP
  • DisplayPort
このページをブックマークに追加