AR# 33276

Virtex-6 FPGA Integrated Block Wrapper v1.3、v1.3 rev 2 for PCI Express - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE Design Suite 11.3 および 12.1 でリリースされた Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express のリリース ノートと既知の問題を示します。次の内容が記載されています。
  • 一般情報
  • 新機能
  • 修正点
  • 既知の問題
インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、IP リリース ノート ガイド (
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション

一般情報

(ザイリンクス アンサー 35681) で説明されている問題は ES デバイスの v1.3 rev 2 および 1.3 で修正されています。

Virtex-6 FPGA Integrated Block Wrapper for PCI Express のライセンスは無償で配布されています。詳細は (ザイリンクス アンサー 33386) を参照してください。

ISE 12.1 をインストールすると、v1.3 rev 2 パッチが使用できます。詳細は、(ザイリンクス アンサー 34279) を参照してください。ES シリコンを使用しているユーザーはすべて v1.3 rev 2 を使用するのに ISE 12.1 またはそれ以降のバージョンにアップグレードしてください。

メモ : Virtex-6 FPGA Integrated Block Wrapper v1.3 rev 2 for PCI Express は General ES シリコンのみをサポートしています。デバイスのエラッタを参照し、どのシリコンを使用しているかを確認してください。Initial ES シリコンには、v1.2 コアを使用する必要があります。

新機能
  • ISE 11.3 ソフトウェアをサポート
  • Virtex-6 FPGA Integrated Block for PCI Express のルート ポートをサポート
  • 8 レーン、Gen 2 製品で 512 バイトの MPS コンフィギュレーションのインプリメンテーションをサポート
  • 8 レーン、Gen 2 製品のすべてのパーツ/パッケージのインプリメンテーションをサポート
  • 6VHX380T-FF1155-1 のサポートを追加
修正点
CR 517195 : ISE New Source Wizard からコアを生成する際のエラー
ISE New Source Wizard からコアを生成しようとすると Project Navigator で Tcl スクリプト エラーが発生する問題が修正されました。

CR 523072 : implement.bat ファイルの UCF パスが不正
Windows OS でデザインを生成およびインプリメントしたときに implement.bat の UCF への相対パスが不正になる問題が修正されました。

CR 511334 : MMCM clkin を駆動する BUFG を削除
MMCM clkin を駆動する BUFG を削除し、デザインで使用される BUFG の数を削減しました。

CR 509679 : このリリースでルート ポート動作をサポート
PCIe Integrated Block のルート ポート動作のサポートが追加されました。

CR 524324 : 8 レーン Gen2 において FIFO_LIMIT の設定によりトランザクション送信インターフェイスでストットリングが発生することがある
8 レーン Gen2 において FIFO_LIMIT の設定が低く、トランザクション送信インターフェイスでストットリングが発生することがある問題が修正されました。

CR 524835 : cfg_trn_pending_n の機能が不正
コアの cfg_trn_pending_n 出力が反転する問題が修正されました。

CR 522979 : 512 バイト最大ペイロード サイズ コンフィギュレーションの 8 レーン Gen2 製品のインプリメンテーション サポート
512 バイト最大ペイロード サイズ コンフィギュレーションの 8 レーン Gen2 製品のインプリメンテーションがサポートされるようになりました。

CR 522735 : ザイリンクス開発ボード ML 605 を選択した場合にデフォルト以外のユーザー インターフェイス周波数をサポート
ザイリンクス開発ボード ML 605 を選択した場合に、デフォルト以外のユーザー インターフェイス周波数がサポートされるようになりました。

CR 522902 : 8 レーン Gen2 製品の Support for Programmed Power Management (PPM) ステート L1 をサポート
8 レーン Gen2 製品で Programmed Power Management (PPM) ステート L1 がサポートされるようになりました。

CR 522593 : 8 レーン Gen2 製品でトランザクションが連続受信された場合に受信トランザクション インターフェイスで trn_rsof_n がアサートされないのに trn_reof_n がアサートされる
パケットが内部 FIFO に書き込まれているときに trn_rsrc_rdy_n がディアサートされている場合に、trn_rsof_n がアサートされないのに trn_reof_n がアサートされる問題が修正されました。

CR 525136 : 8 レーン Gen2 製品でtrn_teof_n のアサートに trn_tsrc_dsc_n のアサートが必要
8 レーン Gen2 製品では、trn_teof_n のアサートに trn_tsrc_dsc_n のアサートが必要です。

CR 525691 : 8 レーン Gen2 製品で送信トランザクション インターフェイスが動作しなくなる
8 レーン Gen2 製品で、trn_tsrc_rdy_n がアサートされずに trn_teof_n がアサートされると送信トランザクション インターフェイスが動作しなくなる問題が修正されました。

既知の問題
Virtex-6 FPGA のソリューションはハードウェア検証中

(ザイリンクス アンサー 32915) - Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - 8 レーン Gen 2 Integrated Block モードでは、trn_rnp_ok_n 信号の使用はサポートされない
(ザイリンクス アンサー 32932) - Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - VHDL デザイン例およびテストベンチが含まれない
(ザイリンクス アンサー 32934) - Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - Gen 2 用に 100MHz のリファレンス クロックをイネーブルにする方法
(ザイリンクス アンサー 33106) - Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - ModelSim シミュレーションで階層にすべての信号が表示されない
(ザイリンクス アンサー 34739) - Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - MMCM VCO 設定が不正のため、「ERROR:PhysDesignRules:1995 - The computed value for the VCO operating frequency...」というエラー メッセージが表示される
(ザイリンクス アンサー 34980) - Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - x8 Gen 2 モードに電力管理サポートがない
(ザイリンクス アンサー 35426) - Virtex-6 FPGA Integrated Block for PCI Express - ISE Design Suite 11.5 以降を使用するとき v1.3、v1.3 rev 1、v1.4、および v1.4 rev 2 ラッパでスタートアップのトレインがリンクされない可能性がある
(ザイリンクス アンサー 36008) - Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ISE 12.1 および ISE 11.5 のソフトウェアを使用した場合に v1.3 および v1.3 rev 1 コアが ES (エンジニアリング サンプル) シリコン上で確実にリンクアップされない
(ザイリンクス アンサー 36677) - Virtex-6 FPGA Integrated Block Wrapper v1.3 rev 2 および v1.5 for PCI Express - MGT 設定をアップデート

改訂履歴
08/09/2010 - アンサー 35681 についての情報を追加
07/19/2010 - ES デバイスに関するメモを更新
07/08/2010 - アンサー 36677 を追加
06/08/2008 - アンサー 36008 を追加
05/03/2010 - アンサー 35426 を追加
03/30/2010 - アンサー 34980 を追加
03/16/2010 - アンサー 34739 を追加
09/25/2009 - ES デバイス サポート情報を一般情報に追加
09/16/2009 - 初期リリース

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
36677 Virtex-6 FPGA Integrated Block Wrapper v1.3 rev 2 および v1.5 for PCI Express - MGT 設定のアップデート N/A N/A
36008 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ISE 12.1 および ISE 11.5 のソフトウェアを使用した場合に v1.3 および v1.3 rev 1 コアが ES (エンジニアリング サンプル) シリコン上で確実にリンクアップされない N/A N/A
35426 Virtex-6 FPGA Integrated Block for PCI Express - ISE Design Suite 11.5 以降を使用するとき v1.3、v1.3 rev 1、v1.4、および v1.4 rev 2 ラッパでスタートアップのトレインがリンクされない可能性がある N/A N/A
34980 Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - No power management support in x8 Gen 2 mode N/A N/A
34739 Virtex-6 Integrated Block Wrapper v1.3 for PCI Express - MMCM VCO 設定が不正のため、「ERROR:PhysDesignRules:1995 - The computed value for the VCO operating frequency...」というエラー メッセージが表示される N/A N/A
32915 Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - 8 レーン Gen 2 Integrated Block モードでは、trn_rnp_ok_n 信号の使用はサポートされない N/A N/A
32932 Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - VHDL のサンプル デザインおよびテストベンチが含まれていない N/A N/A
33106 Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - ModelSim シミュレーションで階層にすべての信号が表示されない N/A N/A
AR# 33276
日付 05/22/2012
ステータス アクティブ
種類 既知の問題
デバイス
IP