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AR# 33278

Endpoint Block Plus Wrapper v1.12 for PCI Express - ISE Design Suite 11.3 でのリリース ノートおよび既知の問題

説明


このアンサーでは、ISE Design Suite 11.3 でリリースされた Endpoint Block Plus Wrapper v1.12のリリース ノートと既知の問題を示します。



- 一般情報

- 新機能

- 修正点

- 既知



インストールの手順、CORE Generator 一般的な既知の問題、およびデザイン ツール要件は、

http://japan.xilinx.com/support/documentation/ip_documentation/xtp
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf にある IP リリース ノート ガイドを参照してください。

ソリューション


一般的な問題



LogiCORE Endpoint Block Plus for PCI Express は、無償ライセンスで配布されています。詳細は、(ザイリンクス アンサー 33386) を参照してください。



v1.12 コアには、Integrated Block for PCI Express をインスタンシエートする Block Plus Wrapper のソース コードが含まれています。ラッパ ソース コードは、<project_name>/source というディレクトリに含まれています。NGC ファイルは提供されなくなり、このソース コードがユーザー プロジェクトの一部として合成されます。<project_name>/implement ディレクトリに含まれる合成スクリプトに、合成用にソース コードを読み込む方法の例が記載されています。ソース コードへの変更は、ザイリンクスではサポートしません。



新機能



- ISE 11.3 ソフトウェアをサポート

- ソース コードをリリース

- コンフィギュレーション書き込みをサポート (オプション)



修正点



- CR 502953 : コンフィギュレーション書き込み機能を向上

Endpoint Block Plus コアで、コンフィギュレーション ポートを介した Integrated Block for PCI Express のコンフィギュレーション レジスタへの書き込みがオプションでサポートされるようになりました。この機能のイネーブル方法および使用法は、『LogiCORE Endpoint Block Plus for PCI Express User Guide』を参照してください。



- CR 513853 : Virtex-6 FPGA Integrated Block for PCI Express のシミュレーション用ルート ポート モデル

Endpoint Block Plus コアで提供されるシミュレーション テストベンチの DS ポート モデルは、Virtex-6 FPGA Integrated Block for PCI Express ルート ポート モデルに置き換えられました。



CR 510686 : board.v に 1 レーン Verilog コアに対する不正な回避策が含まれる

board.v に 1 レーン Verilog コアに対する不正な回避策が含まれる問題を、DS ポート モデルを Virtex-6 FPGA Integrated Block for PCI Express ルート ポート モデルと置き換えることにより解決しました。



CR 517672 : 受信トランザクション インターフェイスで余分な SOF (Start-of-Frame) 信号が生成される

Virtex-5 FPGA Integrated Block Plus for PCI Express コアのトランザクション受信インターフェイスで対応する EOF (End-of-Frame) (trn_reof_n) のない余分な SOF (Start-of-Frame) 信号が生成される問題が解決されました。



CR 525615 : FXT/TXT デバイスで、2 レーン コンフィギュレーションのときにコアのリンクが確立されない

FXT/TXT デバイスで、2 レーン コンフィギュレーションのときに Virtex-5 FPGA Integrated Block Plus for PCI Express コアのリンクが確立されない問題が解決されました。(ザイリンクス アンサー 33421) を参照してください。



CR 522894 : x1 board_dual.v の構文エラーによりシミュレーション エラーが発生する

board_dual.v の 162 行目の最後にカンマがなかった問題が修正されました。



CR 521843 : 予測可能 IP の配置制約の問題により MAP でエラーが発生する

モジュール インスタンシエーションの名前が予測可能 IP 制約に影響する問題が解決されました。



CR 506202 : バイト カウント フィールドが 64 以上の場合に DSPORT で完了信号が欠落する

v1.12 リリースでは、ダウンストリーム ポートがVirtex-6 FPGA Integrated Block for PCI Express ルート ポート モデルに置き換えられています。



既知の問題

Endpoint Block Plus Wrapper for PCI Express には 3 つの主なコンポーネントがあります。



- Virtex-5 FPGA Integrated Block for PCI Express

- Virtex-5 FPGA GTP/GTX トランシーバ

- Block Plus Wrapper FPGA デバイス ロジック



Integrated Block および GTP/GTX トランシーバの既知の問題は、次の Block Plus コアのユーザー ガイドを参照してください。

http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express_v5pciexpressblockplus.htm


Block Plus Wrapper FPGA デバイス ロジック



(ザイリンクス アンサー 31211) - Endpoint Block Plus Wrapper v1.12 for PCI Express - L0s へのリンク遷移が原因で BAR 設定がリセットされる



(ザイリンクス アンサー 31646) - Endpoint Block Plus Wrapper v1.12 for PCI Express - デュアル コア UCF の問題



(ザイリンクス アンサー 31647) - Endpoint Block Plus Wrapper v1.12 for PCI Express - デュアル コア implement_dual.bat が見つからない



(ザイリンクス アンサー 31850) - Endpoint Block Plus Wrapper v1.12 for PCI Express - シミュレーション テストベンチでデバイス制御レジスタのアドレスが不正に記述される



(ザイリンクス アンサー 33400) - Endpoint Block Plus Wrapper v1.12 for PCI Express -ModelSim シミュレーションで波形ダンプから多数の信号が削除される



(ザイリンクス アンサー 33401) - Endpoint Block Plus Wrapper v1.12 for PCI Express - 「ERROR:sim:159 - An internal error has occurred - when disabling TX_DIFF_BOOST」というエラー メッセージが表示される



(ザイリンクス アンサー 33410) - Endpoint Block Plus Wrapper v1.12 for PCI Express - PIO_EP.v ファイルのモジュール宣言および 64 ビット インターフェイスの ifdef 宣言が原因で ISE Project Navigator との互換性の問題が発生する



(ザイリンクス アンサー 33411) - Endpoint Block Plus Wrapper v1.12 for PCI Express - ウォーム リセット後に trn_tdst_rdy_n のディアサートが原因で TX 方向が停止する



(ザイリンクス アンサー 33534) - Endpoint Block Plus for PCI Express Wrapper v1.12 for PCI Express - Block Plus Wrapper のソース コードを Synplify で使用



(ザイリンクス アンサー 33643) - Endpoint Block Plus Wrapper v1.12 for PCI Express - コアを Project Navigator でインプリメントできない



(ザイリンクス アンサー 33699) - Endpoint Block Plus Wrapper v1.12 for PCI Express - レーン 7 の極性反転によりコアは 8 レーンすべてをトレーンしない



(ザイリンクス アンサー 33709) - Endpoint Block タイミング クロージャの改善



(ザイリンクス アンサー 33710) - Endpoint Block Plus Wrapper v1.12 for PCI Express - trn_rnp_ok_n のアサート停止延長によりコア内で終了しない



改訂履歴

10/23/2009 - アンサー 33643、33699、33709、33710 を追加

09/22/2009 - アンサー 33411 を追加、修正点に 33421 のリンクを追加

09/18/2009 - アンサー 33534 を追加

09/16/2009 - 初期リリース
AR# 33278
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
  • Endpoint Block Plus Wrapper for PCI Express
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