AR# 33313

SPI-4.2 v9.3、v9.3 Rev1 および v9.3 Rev2 - ISE 11.3/11.4/11.5 のリリース ノートおよび既知の問題

説明

これは、ISE 11.3 でリリースされた SPI-4.2 (POS-PHY L4) v9.3 コア、ISE 11.5 と (ザイリンクス アンサー 33579) でリリースされた v9.3 Rev1 コア 2 つ、このアンサーでリリースされた v9.3 Rev2 コアのリリース ノートおよび既知の問題を記したアンサー レコードです。 このアンサー レコードには次の情報が含まれています。

  • 新機能
  • 修正点
  • 一般情報
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

重要 : v9.3 Rev1 コアには 2 種類あります。1 つ目は、ISE 11.3 で使用可能になったオリジナルの v9.3 コアを使用し、(ザイリンクス アンサー 33579) から入手できるパッチを適用します。2 つ目は、ISE 11.5 から直接使用できますが、(ザイリンクス アンサー 33579) にある修正は含まれていません。11.5 を使用するユーザーは、(ザイリンクス アンサー 33579) にある Rev2 パッチをすぐにインストールしてください。v9.3 Rev1 コアを使用しているか不明な場合は、コアと共に生成されている SPI4_2_readme.txt のリリース日を確認してください。「Release Date: September 28, 2009」と記述されている場合は、(ザイリンクス アンサー 33579) でリリースされているパッチが既に適用されている Rev1 バージョンのコアです。「Release Date: March 9, 2010」と記述されている場合は、ISE 11.5 でリリースされた Rev1 バージョンのコアで、すぐに Rev2 パッチをインストールする必要があります。

v9.3 での新機能

  • ISE 11.3 ソフトウェアをサポート
  • Virtex-6 HXT および Virtex-6 -1L デバイスをサポート

v9.3 Rev1 での新機能 (11.5 から)

  • ISE 11.5 ソフトウェアをサポート

v9.3 での修正点

(ザイリンクス アンサー 32628) - MAP で Sink コアに対し「ERROR:PhysDesignRules:1613 - IDELAYCTRL not found for clock region...」というエラー メッセージが表示される
- CR 512199

(ザイリンクス アンサー 32916) - SDFMAX を使用した場合に Virtex-6 Verilog タイミング シミュレーションが機能しない
- CR 522182

(ザイリンクス アンサー 32942) - 回路内でのスタティック コンフィギュレーション信号の変更
- CR 518493
- ソース コード サンプルのクロッキング モジュール pl4_src_clk.v/.vhd は[USE DCM to Generate Full Rate Clock] オプションを反映している必要があります。
- CR 523748

v9.3 Rev1 での修正点 (11.5 から)

(ザイリンクス アンサー 34066) - MMCM の VCO 値が許容範囲外

(ザイリンクス アンサー 34155) - ブロック RAM のメモリ競合が発生する可能性があるため、Virtex-6 コアは製品には使用不可

一般情報

- Virtex-6 CXT デバイスを次のパフォーマンスでサポート

-1 スピード グレード : 最高 700Mb/s (スタティックおよびダイナミック コンフィギュレーション)

-2 スピード グレード : 最高 700Mb/s (スタティック コンフィギュレーション)

-2 スピード グレード : 最高 800Mb/s (ダイナミック コンフィギュレーション)

(ザイリンクス アンサー 32917) - Virtex-6 デザインで UCF の IODELAYE1 エレメントの HIGH_PERFORMANCE_MODE 属性を変更することについて

- 1 つのデバイスに複数の SPI-4.2 コアを使用している場合、インスタンスごとに異なるコンポーネント名でコアを生成する必要があります。SPI-4.2 ユーザー ガイドの「Special Design Considerations」の章の複数コアのインストールに関するセクションを参照してください。

(ザイリンクス アンサー15500) - DCM で TSClk の位相を 180 度スキューする方法

(ザイリンクス アンサー 20017) - SPI-4.2 コアでサポートされている I/O 規格

(ザイリンクス アンサー 32942) - 回路内でのスタティック コンフィギュレーション信号の変更

v9.3 での既知の問題

(ザイリンクス アンサー 34155) - ブロック RAM のメモリ競合が発生する可能性があるため、Virtex-6 コアは製品には使用不可

(ザイリンクス アンサー 34066) - MMCM の VCO 値が許容範囲外

(ザイリンクス アンサー 33579) - SrcTriStateEn で TDClk がトライステート状態にならない (このアンサー レコードの Rev1 コアのパッチをインストールすると修正される問題です)

v9.3 Rev1 での既知の問題 (パッチなしで 11.5 でリリースされているもの)

(ザイリンクス アンサー 33579) SrcTriStateEn で TDClk がトライステート状態にならない (このアンサー レコードの Rev2 コアのパッチをインストールすると修正される問題です)

すべての v9.3 コアでの既知の問題 (v9.3、v9.3 Rev1 および v9.3 Rev2)

制約およびインプリメンテーションの問題

- Virtex-6 デバイス :

  • Virtex-6 FPGA のソリューションはハードウェア検証中なので、製品版には使用しない。
  • グローバル クロック モードではシンクの DPA クロック調整オプションはサポートされない。
(ザイリンクス アンサー 34491) - スタティック アライメントが断続的にフレーム同期にならないことがある

(ザイリンクス アンサー 34251) - データシートに含まれている Virtex-6 FPGA のブロック RAM 数が不正である

(ザイリンクス アンサー 32632) - MAP で Source コアに対し「ERROR:Place:909 - Regional Clock Net "core_pl4_src_top0/tsclk_gp" cannot possibly be routed...」というエラー メッセージが表示される

(ザイリンクス アンサー 20000) - SPI-4.2 デザインをインプリメントしていると NGDBuild でいくつかの警告および情報メッセージが表示される

(ザイリンクス アンサー 21439) - SPI-4.2 デザインをインプリメントしていると MAP でいくつかの警告および情報メッセージが表示される

(ザイリンクス アンサー 21320) - SPI-4.2 デザインをインプリメントしていると PAR でいくつかの警告および情報メッセージが表示される

(ザイリンクス アンサー 21363) - PAR でコンポーネントを配置したり、SPI4.2 デザインを完全に配線しようとするとエラーが発生する

(ザイリンクス アンサー 20280) - SPI-4.2 FIFO ステータス信号の I/O 規格が LVTTL の場合 PAR で配置エラーが発生する

(ザイリンクス アンサー 20040) - Timing Analyzer (TRCE) のレポートに「0 items analyzed」というメッセージが表示される

(ザイリンクス アンサー 20319) - インプリメンテーション実行中に、未定義 I/O (シングルエンド) が LVCMOS になり NGDBuild で警告メッセージが表示される

シミュレーションに関する一般的な問題

(ザイリンクス アンサー 34568) - MMCM ロックせず VCS を使用したシミュレーションがエラーになる

(ザイリンクス アンサー 32618) - SDF ファイルを使用した場合に NC-Sim でのタイミング シミュレーションが機能しない

(ザイリンクス アンサー 32619) - VCS を使用したタイミング シミュレーションでスタティック アライメント コアがフレーム同期にならない

(ザイリンクス アンサー 32627) - VCS を使用したシミュレーションで Sink コアがフレーム同期にならない

(ザイリンクス アンサー 24026) - PhaseAlignRequest の後に RDClk DCM からの Locked_RDClk がディアサートされる場合がある

(ザイリンクス アンサー 21319) - SPI-4.2 デザイン サンプルでタイミング シミュレーションを実行すると、「TDat Error: Data Mismatch」というエラー メッセージが表示される

(ザイリンクス アンサー 21321) - 「# ** Error: */X_ISERDES SETUP Low VIOLATION ON D WITH RESPECT TO CLK;」というタイミング エラー メッセージが表示される

(ザイリンクス アンサー 21322) - SPI4.2 デザインでタイミング シミュレーションを実行すると、セットアップ、ホールド、回復違反がいくつか発生する

(ザイリンクス アンサー 20030) - SPI-4.2 デザインをシミュレーションすると、シミュレーション開始時に複数の警告メッセージが表示される

(ザイリンクス アンサー 15578) - NC-Verilog または VCS を使用して PL4 コアをシミュレーションすると、動作が一定しない

改定履歴
09/16/2009 - 初期リリース
09/28/2009 - アンサー レコード 33579 を既知の問題に追加
01/20/2009 - アンサーレコード 34066 および 34156を既知の問題に追加
02/25/2010 - アンサー レコード 34491 を既知の問題に追加
03/05/2010 - 11.5 リリース用に更新


アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34491 SPI-4.2 v9.3 - Static Alignment could intermittently fail to go in-frame N/A N/A
34066 SPI-4.2 v9.3 - MMCM の VCO 値が許容範囲外 N/A N/A
AR# 33313
日付 05/19/2012
ステータス アクティブ
種類 既知の問題