AR# 33377

MIG v3.2、v3.3、Virtex-6 FPGA RLDRAMII - デバッグ 信号がオンのときにデザインを配線できない

説明

デバッグ信号をイネーブルにした Virtex-6 FPGA RLDRAMII デザインの MIG 出力をインプリメントすると、PAR 中に次のようなエラー メッセージが表示されます。

 

ERROR:Route:472 - This design is unroutable. To evaluate the problem please use fpga_editor. 

Routing Conflict 1:  

Net:u_rld_top/u_phy_top/u_phy_read_top/u_phy_read_stage1_cal/cq_num_load<3>  

on pin DIADI8 on location RAMB18_X5Y104  

Net:u_rld_top/u_phy_top/u_phy_read_top/nd_io_inst[1].u_phy_read_data_align/fall_data0<7>  

on pin DIADI16 on location RAMB36_X5Y52  

Conflict detected on wire: PINFEED(-90313,260920) 

 

この問題は、576Mb、-25 RLDRAMII デバイスを使用するときのみ発生します。

ソリューション

この特定の RLDRAMII デバイスでは、今リリースデバッグ信号を使用できません。 


デバッグ信号がディスエーブルにされているサンプル デザインを使用すると、正しくデザインをインプリメントできます。 

 

この問題は、ISE Design Suite 12.1 でリリースされる MIG 3.4 で修正される予定です。

AR# 33377
日付 10/15/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP