AR# 33403

MIG v3.2、Virtex-6 FPGA DDR2/DDR3 - シミュレーションでポートの接続サイズが不一致であるため警告メッセージが表示される

説明

MIG v3.2 Virtex-6 DDR3 および DDR SDRAM UDIMM デザインをシミュレーションすると、次のような警告メッセージが表示されます。

 # ** Warning: (vsim-3015) sim_tb_top.v(608): [PCDPC] - Port size (1 or 1) does not match connection size (2) for port 'cs_n'. 

 # ** Warning: (vsim-3015) sim_tb_top.v(608): [PCDPC] - Port size (1 or 1) does not match connection size (2) for port 'odt'

ソリューション

これらの警告メッセージは、sim_tb_top.v テストベンチ モジュールに信号ポート幅の不一致があるために表示されます。 

UDIMM デザインでは、CS および ODT の信号幅は 2 です。 

テストベンチ (sim_tb_top.v) では、メモリ モデル インスタンスに 1 ビット ポートがマップされています。

これらの警告メッセージを回避するには、sim_tb_top.v モジュールで次のコードを置き換えます。

元のコード 

.cs_n (ddr2_cs_n_sdram), 
.odt (ddr2_odt_sdram)


回避策  

.cs_n (ddr2_cs_n_sdram[i/8]), 
.odt (ddr2_odt_sdram[i/8])


sim_tb_top.v モジュールへのこれらの変更は、ISE Design Suite 11.4 でリリースされた MIG v3.3 に含まれています。

AR# 33403
日付 08/14/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP