AR# 33405

MIG v3.2 Virtex-6 FPGA DDR2/DDR3 - データ マスクが無効の場合、BitGen で PhysDesignRules エラーが発生する

説明

MIG 生成中にデータ マスクが無効になっていると、MIG v3.2 Virtex-6 DDR2/DDR3 デザインがエラーになります。 

この場合、次のようなエラー メッセージが表示されます。

ERROR:PhysDesignRules:9 - The network <clk_wr_i> is only partially routed. 

ERROR:PhysDesignRules:9 - The network <clk_wr_o> is only partially routed. 

ERROR:PhysDesignRules:796 - Component u_memc_ui_top/u_mem_intfc/phy_top0/u_phy_data_io/gen_dm[2].u_phy_dm_iob/gen_dm_oserdes_ddr2.u_oserdes_dm has routethru conflicts.

ソリューション

これらのエラーは、MIG の GUI でオプションをオンにしたかオフにしたかに関係なく、rtl にデータ マスク ロジックが間違って含まれてしまうために発生します。

この問題を回避するには、phy_data_io モジュールで phy_dm_iob モジュールのインスタンシエーションをコメント アウトします。

この問題は、ISE Design Suite 11.4 に含まれる MIG v3.3 リリースで修正されています。
AR# 33405
日付 08/14/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP