AR# 33409

MIG v3.2、Virtex-6 FPGA DDR2 および DDR3 - Traffic Generator (example_design) で DDR2 BL=4 および 72 ビット以上の DDR2/DDR3 データ幅がサポートされない

説明

MIG v3.2 以降では、Virtex-6 FPGA DDR2 および DDR3 デザインで 72 ビット以上のデータ幅がサポートされるようになりました。データ幅サポートの詳細は、『Virtex-6 FPGA メモリー インターフェイス ソリューション ユーザー ガイド』 (UG406) を参照してください。

しかし Traffic Generator では、72 ビット以上の幅をサポートするロジックを含めることができません。

Traffic Generator では、バースト長が 4 の DDR2 デザインをサポートするロジックも含めることができません。

ソリューション

Traffic Generator では、72 ビット以上のデータ幅または、DDR2 BL4 をサポートするように設計されていないため、シミュレーションおよびハードウェアへのインプリメンテーションが正しく実行されません。

実際の MIG DDR2/DDR3 デザインには問題はなく、このサンプル デザインに含まれている Traffic Generator のみに問題があります。

72 ビット以上のデータ幅と DDR2 BL4 の両方をサポートするロジックは、IDS 11.4 に含まれる MIG v3.3 で追加される予定です。
AR# 33409
日付 08/14/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP