AR# 33415

MIG v3.2、Virtex-6 FPGA DDR2DDR3 - マスタ バンクが必要なのにマスタ バンクの選択がイネーブルになっていない

説明

特定の Virtex-6 FPGA DDR2/DDR3 デザインに対して、マスタ バンクが必要なのにもかかわらず、MIG v3.2 でマスタ バンクの選択オプションがイネーブルになっていません。

デザインは生成されますが、MAP で次のようなエラー メッセージが表示されます。

ERROR:Place:899 - The following IOBs use the Digitally Controlled Impedance feature (DCI) and have been locked (LOC constraint) to the I/O bank 33. This feature requires the VRN and VRP pins within the same I/O bank to be connected to reference resistors. The following VR pins are currently locked and cannot be used to supply the necessary reference. 

IO Standard: Name = DIFF_SSTL15_T_DCI, VREF = NR, VCCO = 1.50, TERM = SPLIT, DIR = BIDIR, DRIVE_STR = NR 

List of locked IOB's: 

ddr3_ck_n<0> 
ddr3_ck_p<0> 

List of occupied VR Sites: 

VR site IOB_X2Y55 is occupied by comp phy_init_done 



この問題は、Address/Control または System Control グループにより VRN/VRP ピンがバンクで使用されると発生します。

ソリューション

この問題を回避するには、生成された UCF ファイルに DCI カスケード構文を手動で追加します。

CONFIG DCI_CASCADE = "<master> <slave1> <slave2>..."; 


VRN/VRP ピンを使用しているバンクと同じ列にあるバンクをマスタ バンクに指定する必要があります。

VRN/VRP ピンが汎用ピンとして使用されているバンクは、スレーブ バンクとして追加します。

マスター バンクでは VRN/VRP ピンが使用可能である必要があり、少なくとも 1 つの input/inout ピンがスレーブ バンクの I/O 規格と同じである必要があります。

そのようになっていない場合は、マスタ バンクの 1 つの input/inout ピンをスレーブ バンクと同じ I/O 規格に指定し、デザインの最上位 RTL ファイルのマスタ バンクの input/input ピンに関連するダミー ロジックを追加します。

この制約/ダミー ロジックの作成に関してヘルプが必要な場合は、http://japan.xilinx.com/support/clearexpress/websupport.htm からウェブケースを開いてください。この際、生成された MIG コアの datasheet.txt を含めてください。

機能する例を参照したい場合は、MIG デザインをマスタ バンクをイネーブルにして生成してください。  

この問題は、ISE Design Suite 11.4 でリリースされた MIG v3.3 で修正されています。

AR# 33415
日付 08/28/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP