AR# 33489

LogiCORE XAUI v9.1 and RXAUI v1.1 - Timing Simulation Timeouts seen in Virtex-6 FPGA 64-bit Internal Interface Example Design

説明

Currently the example design testbench uses two different 156.25 MHz clocks with edges that are not in phase. This can result in timing simulation failing with a timeout when using the 64-bit Internal Interface Example Design targeting a Virtex-6 FPGA.

ソリューション

This is scheduled to be fixed in the next releases of the cores.

アンサー レコード リファレンス

関連アンサー レコード

AR# 33489
日付 05/23/2014
ステータス アーカイブ
種類 一般