AR# 33566

Virtex-6、Spartan-6、7 シリーズ デバイス、UltraScale ベース デバイス用プログラマブル ロジック ベース外部メモリインターフェイス ソリューションのデザイン アドバイザリのマスター アンサー

説明

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このデザイン アドバイザリ マスター アンサーでは、6 シリーズから UltraScale ベース デバイスまでのプログラマブル ロジック ベース外部メモリ インターフェイス IP を対象にしています。 
DDR2、DDR3、DDR4、LPDDR2 および LPDDR3 などの IP や QDR および RLDRAM などの SRAM ベースのソリューションが含まれます。

ソリューション

UltraScale MIG

UltraScale/UltraScale+ Memory IP マスター リリース ノートおよび既知の問題は、(Xilinx Answer 58435) を参照してください。

 

UltraScale メモリ デザイン ハブ:

2020/03/26(Xilinx Answer 73068)UltraScale/UltraScale+ DDR4/DDR3 IP デザイン アドバイザリ - メモリ IP のタイミング例外が原因でハードウェアでキャリブレーション後のデータ エラーまたは DQS ゲート トラッキング エラーが発生する場合がある
2016/12/20(Xilinx Answer 68169)Kintex UltraScale FPGA および Virtex UltraScale FPGA のデザイン アドバイザリ - 新しい最低限のプロダクション スピード仕様バージョン (スピード ファイル) の要件
2015/07/06(Xilinx Answer 64856)UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要
2014/10/27(Xilinx Answer 62483)MIG UltraScale (すべてのメモリ タイプ) のデザイン アドバイザリ - 出力のみのバンクも含め、すべての I/O バンクで VRP ピンを接続する必要がある
2014/10/13(Xilinx Answer 62157)MIG UltraScale QDRII+ のデザイン アドバイザリ - I/O Planner でピン配置 DRC 違反が検出されない

7 シリーズ DDR3 MIG

7 シリーズのメモリ IP のマスター リリース ノートおよび既知の問題は、(Xilinx Answer 54025) を参照してください。

2016/03/23(Xilinx Answer 66788)MIG 7 Series DDR3 のデザイン アドバイザリ - DQS_BIAS が HR バンクに対して正しくイネーブルにならず、キャリブレーション エラーが発生する可能性がある
2015/11/23(Xilinx Answer 65414)MIG 7 Series QDRII+、RLDRAM3、RLDRAM2 のデザイン アドバイザリ - Vivado 2015.3 に含まれる MIG 7 Series v2.4 のキャリブレーション アップデートにより書き込みおよび読み出しマージンが増加
2015/10/12(Xilinx Answer 59167)MIG 7 Series DDR3 のデザイン アドバイザリ - DIMM インターフェイスのデータ レート仕様の変更とコンポーネント インターフェイスのデータ レートに関するアドバイザリ
2014/11/19(Xilinx Answer 62368)MIG 7 Series DDR3 のデザイン アドバイザリ - Vivado 2014.4 に含まれる MIG 7 Series v2.3 のキャリブレーション アップデートにより書き込みマージンが増加
2014/06/11(Xilinx Answer 60845)MIG 7 Series RLDRAM3 のデザイン アドバイザリ - 合成およびインプリメンテーションで SIM_BYPASS_INIT_CAL が間違って FAST に設定される
2014/06/02(Xilinx Answer 59167)MIG 7 Series DDR3 のデザイン アドバイザリ - DIMM インターフェイスのデータ レート仕様の変更とコンポーネント インターフェイスのデータ レートに関するアドバイザリ
2013/11/11(Xilinx Answer 58172)MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - MIG で -2 および -1 スピード グレードをターゲットとする 2:1 (ハーフレート) DDR3/DDR2 コントローラー デザインの最大周波数が不正 (データシートの仕様が正しい)(データシートの仕様が正しい)
2013/04/22(Xilinx Answer 55531)MIG 7 Series v1.9 DDR3/DDR2 のデザイン アドバイザリ - PRBS キャリブレーション結果が適用されない (RTL のアップデートが必要)(RTL のアップデートが必要)
2013/04/22(Xilinx Answer 55536)MIG 7 Series LPDDR2 のデザイン アドバイザリ - MIG で [Verify Pin Changes and Update Design] または [Fixed Pin-Out] フローを使用した場合に CK/CK# ペアの不正な配置が許容される(資料と [New Design] フローが正しい)
2013/01/28(Xilinx Answer 53860)MIG 7 Series DDR3 のデザイン アドバイザリ - すべての CK クロックピンが同じバイト レーン/グループに含まれる必要がある(デュアル ランク用のピン配置の検証について)
2013/01/28(Xilinx Answer 53919)MIG 7 Series v1.8 RLDRAM II のデザイン アドバイザリ - [Fixed Pin Out] モードまたは [Verify Pin Changes and Update Design] フローでピン配置違反が検出されない.
2013/01/21(Xilinx Answer 53607)MIG 7 Series QDRII+ のデザイン アドバイザリ - 推論されたラッチにより書き込みキャリブレーション エラーが発生する(回避策が必要)
2013/01/07(Xilinx Answer 53420)MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - v1.7 および v1.8 に必要なキャリブレーション パッチ
2012/12/10(Xilinx Answer 53053)MIG 7 Series QDRII+ のデザイン アドバイザリ - CPT_CLK_CQ_ONLY=FALSE の場合に読み出しキャリブレーションでエラーが発生する
2012/10/24(Xilinx Answer 52573)MIG 7 Series DDR3 のデザイン アドバイザリ - OCLKDELAY キャリブレーションの問題により書き込み DQS が DQ のエッジにアライメントされ、キャリブレーション エラーが発生することがある
2012/10/24(Xilinx Answer 51687)MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - XADC ブロックを使用した温度モニター キャリブレーションを v1.7 のすべての DDR3/DDR2 デザインに追加 (ISE 14.3/Vivado 2012.3)
2012/08/20(Xilinx Answer 51296)デザイン アドバイザリ - ISE 14.2 および Vivado 2012.2 Design Suite リリースでの 7 シリーズ パッケージのフライト タイムの変更について
2012/08/06(Xilinx Answer 50461)MIG 7 Series v1.6 のデザイン アドバイザリ - すべてのインターフェイスのキャリブレーションのアップデート
2012/05/14(Xilinx Answer 47043)MIG 7 Series のデザイン アドバイザリ - ISE Design Suite 14.1 に含まれる v1.5 よりクロッキング構造に MMCM を追加
2012/01/10(Xilinx Answer 45633)7 シリーズ MIG DDR3/DDR2 アドバイザリ - CKE および ODT のピン配置規則をアップデート: 既存 UCF を検証する必要がある
2011/05/05(Xilinx Answer 42036)7 シリーズ MIG DDR3 - 内部/外部 Vref のガイドライン
2011/04/11(Xilinx Answer 40876)MIG 7 シリーズ v1.1 DDR3 SDRAM - データシートの仕様値を超えるメモリ周波数を MIG で設定できてしまう
     
Spartan-6 FPGA MCB

  • ISE リリースの 6 シリーズ ベース IP のレガシ リリース ノートは XTP025 を参照してください。
  • レガシ MIG リリースの一般的なデザインおよびトラブルシューティングに関する情報は、ザイリンクス MIG ソリューション センター (Xilinx Answer 34243) を参照してください。
2011/04/18(Xilinx Answer 41520)Spartan-6 MCB デザイン アドバイザリ - 最大 DDR3 データ レートを達成するため VCCINT の制限を削除
2010/11/09(Xilinx Answer 36291)MIG、MPMC、Spartan-6 MCB - 初期コンフィギュレーションでメモリ エラーが発生する.
2010/06/14(Xilinx Answer 35976)MIG Spartan-6 MCB - デザインがリセット状態から再開せず、再動作させるには電源サイクルが必要となる - SW/ IP アップデートが必要
2010/06/14(Xilinx Answer 35818)Spartan-6 FPGA のデザイン アドバイザリ - DDR2 インターフェイスのメモリ コントローラー ブロック (MCB) のパフォーマンス変更
2010/02/08(Xilinx Answer 34165)MIG v3.3、Spartan-6 FPGA MCB - 不正なポート接続が原因で Continuous DQS Tuning の動作が不正になる (手動の変更が必要)
2010/02/08(Xilinx Answer 34046)MIG v3.3-v3.5、Spartan-6 LPDDR - [Calibrated Input Termination] および [Un-calibrated Input Termination] オプションはサポートされない
2010/02/08(Xilinx Answer 34055)MIG v3.3、Spartan-6 FPGA MCB - RZQ および ZIO ピンの要件
2010/02/08(Xilinx Answer 34137)MIG v3.3、Spartan-6 FPGA LPDDR - MIG で選択した駆動 が出力デザインで正しく設定されていない.
2010/02/08(Xilinx Answer 34089)MIG v3.3、Spartan-6 FPGA MCB - MCB アドレス バス (mcbx_dram_addr) のビットの一部がメモリ デバイスのホールド時間 (tIH) 仕様に違反する場合がある
2009/09/23(Xilinx Answer 33358)Spartan-6 FPGA MCB - データ マスクはオフにできず、UDM および LDM ピンは汎用 I/O (GPIO) としては使用できない

 

Virtex-6 DDR2/DDR3 MIG

  • ISE リリースの 6 シリーズ ベース IP のレガシ リリース ノートは XTP025 を参照してください。
  • レガシ MIG リリースの一般的なデザインおよびトラブルシューティングに関する情報は、ザイリンクス MIG ソリューション センター (Xilinx Answer 34243) を参照してください。
2010/03/09(Xilinx Answer 34204)MIG v3.0 ~ 3.3、Virtex-6 FPGA DDR2/DDR3 - OCB モニターの問題が原因でハードウェアでの読み出しレベリング ステージ 2 でエラーが発生する
2010/02/08(Xilinx Answer 33995)MIG 3.3、Virtex-6 FPGA DDR3 - IDELAYCTRL がソフトウェアで自動的に推論されないためライト レベリングが完了せず、キャリブレーションでエラーが発生する
2010/02/08(Xilinx Answer 34094)MIG v3.3、Virtex-6 FPGA DDR2/DDR3 - MMCM CLKFBOUT_MULT_F= 4 は無効であるためマニュアルの変更が必要

 

ザイリンクス アラート通知のプリファレンスは、次のサイトから変更できます。

https://japan.xilinx.com/myprofile/doc-alerts.html

 

改訂履歴

2020/03/26アンサー 73068 を追加
2019/12/097 シリーズおよび UltraScale リソースへのリンクを追加
2017/03/08アンサー 60845、65414、66788、および 68169 を追加
2015/10/1259167 をアップデート
2015/07/06アンサー 64856 を追加
2014/10/22アンサー 62483 および 62157 を追加
2014/06/04アンサー 59167 を追加
2013/11/11アンサー 58172 を追加
2013/04/18アンサー 55531 および 55536 を追加
2013/01/28アンサー 53919 および 53860 を追加
2013/01/21アンサー 53607 を追加
2013/01/07アンサー 53420 を追加
2012/12/10アンサー 53053 を追加
2012/10/24アンサー 51687 および 52573 を追加
2012/08/20アンサー 51296 を追加
2012/08/06アンサー 50461 を追加
2012/05/14アンサー 47043 を追加
2012/03/12アンサー 45653 のアップデートされたパッチを追加
2012/02/23アンサー 45653 を追加
2012/01/10アンサー 45633 を追加
2011/05/057 Series DDR3 MIG のリストにアンサー 42036 を追加
2011/05/027 Series DDR3 MIG のリストにアンサー 41981 を追加
2011/04/18Spartan-6 リストにアンサー 41520 を追加
2011/04/117 シリーズのリストを追加し、アンサー 40876 および 41351 を追加
2010/11/09Spartan-6 リストにアンサー 36291 を追加
2010/06/14Spartan-6 リストにアンサー 35978、35976、および 35818 を追加
2010/03/09アンサー 34204 を追加
2009/02/08アンサー 34165、34046、34055、34137、34089、33995、および 34094 を追加
2009/09/28初版、アンサー 33358 を追加

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45633 7 シリーズ MIG DDR3/DDR2 アドバイザリ - CKE および ODT のピン配置規則をアップデート : 既存 UCF を検証する必要がある N/A N/A
53053 MIG 7 Series QDRII+ のデザイン アドバイザリ - CPT_CLK_CQ_ONLY=FALSE の場合に読み出しキャリブレーション エラーが発生する N/A N/A
51296 デザイン アドバイザリ - ISE 14.2 および Vivado 2012.2 Design Suite リリースでの 7 シリーズ パッケージのフライト タイムの変更について N/A N/A
35976 MIG、MPMC Spartan-6 MCB のデザイン アドバイザリ - デザインがリセット状態から回復せず、再動作させるには電源を切って入れ直す必要がある (ツール/IP アップデートが必要) N/A N/A
47043 MIG 7 Series のデザイン アドバイザリ - ISE Design Suite 14.1 に含まれる v1.5 よりクロッキング構造に MMCM を追加 N/A N/A
41520 Spartan-6 MCB のデザイン アドバイザリ - 最大 DDR3 データ レートを達成するための VCCINT の制限を削除 N/A N/A
35818 Spartan-6 FPGA のデザイン アドバイザリ - DDR2 インターフェイスのメモリ コントローラー ブロック (MCB) のパフォーマンス変更 N/A N/A
34204 MIG v3.0 ~ 3.3、Virtex-6 FPGA DDR2/DDR3 - OCB モニターの問題が原因でハードウェアでの読み出しレベリング ステージ 2 でエラーが発生する N/A N/A
50461 MIG 7 Series v1.6 のデザイン アドバイザリ - すべてのインターフェイスのキャリブレーションのアップデート N/A N/A
58172 MIG 7 Series DDR3/DDR2 のデザイン アドバイザリ - MIG で -2 および -1 スピード グレードをターゲットとする 2:1 (ハーフレート) DDR3/DDR2 コントローラー デザインの最大周波数が不正 (データシートの仕様が正しい) N/A N/A
59167 MIG 7 Series DDR3 のデザイン アドバイザリ - DIMM インターフェイスのデータ レート仕様の変更とコンポーネント インターフェイスのデータ レートに関するアドバイザリ N/A N/A
62483 MIG UltraScale (すべてのメモリ タイプ) のデザイン アドバイザリ - VRP ピンおよび DCI カスケードの要件 N/A N/A
64856 UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要 N/A N/A
66788 MIG 7 Series DDR3 のデザイン アドバイザリ - DQS_BIAS が HR バンクに対して正しくイネーブルにならず、キャリブレーション エラーが発生する可能性がある N/A N/A
60845 MIG 7 Series RLDRAM3 のデザイン アドバイザリ - 合成およびインプリメンテーションで SIM_BYPASS_INIT_CAL が間違って FAST に設定される N/A N/A
65414 MIG 7 Series QDRII+、RLDRAM3、RLDRAM2 のデザイン アドバイザリ - Vivado 2015.3 に含まれる MIG 7 Series v2.4 のキャリブレーション アップデートにより書き込みおよび読み出しマージンが増加 N/A N/A
68169 Kintex UltraScale FPGA および Virtex UltraScale FPGA のデザイン アドバイザリ - 新しいバージョンの最小プロダクション スピード仕様 (スピード ファイル) をすべてのデザインで使用する必要がある N/A N/A
73068 UltraScale/UltraScale+ DDR4/DDR3 IP デザイン アドバイザリ - メモリ IP のタイミング例外が原因でハードウェアでキャリブレーション後のデータ エラーまたは DQS ゲート トラッキング エラーが発生する場合がある N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46225 ザイリンクス MIG 7 Series ソリューション センター N/A N/A
50461 MIG 7 Series v1.6 のデザイン アドバイザリ - すべてのインターフェイスのキャリブレーションのアップデート N/A N/A
45633 7 シリーズ MIG DDR3/DDR2 アドバイザリ - CKE および ODT のピン配置規則をアップデート : 既存 UCF を検証する必要がある N/A N/A
40876 MIG 7 シリーズ v1.1 DDR3 SDRAM - データシートの仕様値を超えるメモリ周波数を MIG で設定できてしまう N/A N/A
39549 MIG Virtex-6 DDR2/DDR3 - 読み出しおよび書き込み FIFO の深さ N/A N/A
39076 MIG Virtex-6、Spartan-6 FPGA MCB - Micron 社のメモリー DIMM から DLL を無効 N/A N/A
36291 MIG、MPMC、Spartan-6 MCB - 初期コンフィギュレーションでメモリ エラーが発生する N/A N/A
35818 Spartan-6 FPGA のデザイン アドバイザリ - DDR2 インターフェイスのメモリ コントローラー ブロック (MCB) のパフォーマンス変更 N/A N/A
34204 MIG v3.0 ~ 3.3、Virtex-6 FPGA DDR2/DDR3 - OCB モニターの問題が原因でハードウェアでの読み出しレベリング ステージ 2 でエラーが発生する N/A N/A
35976 MIG、MPMC Spartan-6 MCB のデザイン アドバイザリ - デザインがリセット状態から回復せず、再動作させるには電源を切って入れ直す必要がある (ツール/IP アップデートが必要) N/A N/A
34265 MIG ソリューション センター - MIG Virtex-6 および Spartan-6 の主な問題 N/A N/A
AR# 33566
日付 06/10/2020
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略
ツール
IP 詳細 概略