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AR# 33604

11.3 ChipScope Pro - IBERT - 「ERROR:sim - Error: Par failed.Timing for this design was not met. Reduce the number of GTs enabled....」というエラー メッセージが表示される

説明

キーワード : GT, GTX, GTP, Virtex-6, Spartan-6, 11.2, transceiver, CORE Generator, COREGen, Coregen, LogiCORE, transceiver, BER, トランシーバ

Virtex-6 デバイス向けの IBERT コアを生成しようとすると、次のメッセージがコンソール ウィンドウに表示されます。

BERT:par on chipscope_ibert
ERROR:sim - Error: Par failed. Timing for this design was not met. Reduce the number of GTs enabled, reduce your line rate, and/or choose a faster device.
Error found during generation.

この問題の回避策を教えてください。

ソリューション

この PAR で発生するエラーは、GT の TXOUTCLK が IBERT のシステム クロックの生成に使用されるときに発生するタイミング エラーです。

GT の TXOUTCLK の代わりに専用の入力クロックをシステム クロックとして使用すると、この問題を回避できます。ML623 および ML605 ボードでは、J9 ピンに入力される 200MHz LVDS システム クロックも該当します。

TXOUTCLK をシステム クロックとして使用する必要がある場合は、次のザイリンクス カスタマ サポート サイトからウェブケースを開いてください。
http://japan.xilinx.com/support/clearexpress/websupport.htm



AR# 33604
日付 12/15/2012
ステータス アクティブ
種類 一般
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