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AR# 33698

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MIG 7 Series および Virtex-6 FPGA DDR2/DDR3 - ユーザー インターフェイスの駆動方法

説明


このアンサーでは、MIG でのユーザー インターフェイスの駆動に関する情報を提供します。

注記 : このアンサーはザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


コアへの接続

メモリ コントローラーは、ユーザー インターフェイス (UI) またはネイティブ インターフェイスを使用して接続できます。ユーザー インターフェイスは単純 FIFO インターフェイスに似ています。効率を高めるためコントローラーにより DDR バスでのメモリ リクエストの順番が変更されていても、ユーザー インターフェイスは常にリクエストされた順序でデータを返します。メモリ コントローラーは、ユーザー インターフェイス (UI) またはネイティブ インターフェイスのいずれかを使用して接続できます。

ネイティブ インターフェイス

ネイティブ インターフェイスのパフォーマンスは場合によってはより高速になりますが、使用するのが難しく、ユーザー アプリケーションに負担がかかることがあります。ネイティブ インターフェイスにはバッファーが含まれていないため、データはすぐに戻されますが、戻されるデータは順番どおりではない場合があります。ネイティブ インターフェイスを使用する場合、アプリケーションで受信データの順番を揃え直す必要があります。

次に、ユーザー インターフェイスのタイミング プロトコルおよびその制御方法について説明します。

ユーザー インターフェイス (UI)

物理的な RANK、BANK、ROW、COLUMN アドレス スキームは、図 1 に示すようにユーザー インターフェイス モジュールで抽象化されます。これにより、単純な論理アドレス インターフェイスを実現できます。

図 1 メモリ アドレス マッピング
図 1 メモリ アドレス マッピング


図 1 : メモリ アドレス マッピング

コマンド パス

ユーザー インターフェイス (UI) からユーザー ロジックの app_en がアサートされ、app_full がアサートされていないとき、ユーザー インターフェイスによりコマンドがコマンド FIFO に読み込まれます。app_full がアサートされると、コマンドが UI で無視されます。ユーザー ロジックでは、図 2 に示すように、app_full がディアサートされるまで、 有効なコマンドおよびアドレス値で app_en を High に保持する必要があります。図 3 に示すように、連続した書き込みコマンドは出力されません。1c に示すように、書き込みコマンドが記録された後に渡された書き込みデータでは、最大遅延は 2 クロック サイクルです。

図 2 : app_full がアサートされているときの UI コマンド タイミング
図 2 : app_full がアサートされているときの UI コマンド タイミング


図 2 : app_full がアサートされているときの UI コマンド タイミング


app_cmd ポートで使用可能なコマンドは次のとおりです。

図 3 : app_cmd[2:0] のコマンド

図 3 : app_cmd[2:0] のコマンド

リフレッシュはユーザー コマンドではありません。コアにより定期的にメモリに対する自動リフレッシュが実行されます。自動リフレッシュの詳細は、(ザイリンクス アンサー 34371) を参照してください。

特定コマンドの出力およびアドレス指定についての詳細は、次を参照してください。

(ザイリンクス アンサー 34763) - 読み出しの実行
(ザイリンクス アンサー 34677) - 書き込みの実行
(ザイリンクス アンサー 34779) - アドレス指定
(ザイリンクス アンサー 34780) - データ マスク
(ザイリンクス アンサー 35091) - app_rdy がアサートされていない場合
(ザイリンクス アンサー 34941) - 使用可能な DDR コマンド
(ザイリンクス アンサー 35410) - 保存可能なコマンド数

追加情報は、『Virtex-6 FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG406) および 『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド (AXI)』 (UG586) の「DDR2/DDR3 Memory Interface Solution」の「Interfacing to the Core」のセクションを参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34320 MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 - ユーザー デザインの使用方法 N/A N/A
34790 MIG Virtex-6 および 7 Series DDR2/DDR3 - ユーザー インターフェイス N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34763 MIG Virtex-6 および 7 Series DDR2/DDR3 - 読み出しの実行 N/A N/A
34677 MIG Virtex-6 および 7 Series DDR2/DDR3 - 書き込みの実行 N/A N/A
35091 MIG Virtex-6 および 7 Series DDR2/DDR3 - ユーザー インターフェイス - app_rdy 信号 N/A N/A
35410 MIG 7 Series および Virtex-6 DDR2/DDR3 ソリューション センター - デザイン アシスタント - デザインに格納できるコマンド数 N/A N/A
34941 MIG 7 Series および Virtex-6 DDR2/DDR3 - ユーザー インターフェイス - DDR コマンド N/A N/A
34780 MIG 7 Series および Virtex-6 DDR2/DDR3 ユーザー インターフェイス - データのマスク処理 N/A N/A
34779 MIG 7 Series および Virtex-6 DDR2/DDR3 ユーザー インターフェイス - アドレス指定 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34926 MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 ソリューション センター デザイン アシスタント - インターフェイス N/A N/A
34883 MIG Virtex-6 DDR2/DDR3 - ユーザー デザイン シミュレーションのデバッグ N/A N/A
34790 MIG Virtex-6 および 7 Series DDR2/DDR3 - ユーザー インターフェイス N/A N/A
34780 MIG 7 Series および Virtex-6 DDR2/DDR3 ユーザー インターフェイス - データのマスク処理 N/A N/A
34763 MIG Virtex-6 および 7 Series DDR2/DDR3 - 読み出しの実行 N/A N/A
34779 MIG 7 Series および Virtex-6 DDR2/DDR3 ユーザー インターフェイス - アドレス指定 N/A N/A
34677 MIG Virtex-6 および 7 Series DDR2/DDR3 - 書き込みの実行 N/A N/A
34320 MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 - ユーザー デザインの使用方法 N/A N/A
AR# 33698
日付 02/22/2013
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP
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