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AR# 33706

MIG v3.3 - ISE Design Suite 11.4 でのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE Design Suite 11.4 でリリースされた Memory Interface Generator (MIG) v3.3 のリリース ノートと既知の問題を示します。次の内容が記載されています。

  • 一般情報
  • ソフトウェア要件
  • 新機能
  • 修正された問題
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、IP リリース ノート ガイド (
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション

一般情報

MIG v3.3 は、ISE Design Suite 11.4 に含まれています。

Spartan-3 ジェネレーション、Virtex-4、および Virtex-5 FPGA でサポートされるメモリ インターフェイスおよび周波数は、『Xilinx Memory Interface Generator (MIG) User Guide』 を参照してください。
http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf

Spartan-6 FPGA MCB でサポートされるメモリ インターフェイスおよび周波数は、『Spartan-6 FPGA Memory Controller User Guide』を参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug388.pdf

For a list of supported Spartan-6 FPGAs, see (ザイリンクス アンサー 33234).

Virtex-6 FPGA でサポートされるメモリ インターフェイスおよび周波数は、『Virtex-6 FPGA Memory Interface Solutions User Guide』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf

ソフトウェア要件

  • ザイリンクス ISE Design Suite 11.4
  • Synplify Pro C-2009.06-sp1 をサポート
  • 32 ビット Windows XP
  • 32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット/32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット XP Professional
  • 32 ビット Vista Business
  • 64 ビット SUSE 10
  • 64 ビット/32 ビット Linux Red Hat Enterprise 5.0 をサポート
  • 64 ビット Windows Vista をサポート
  • 32 ビット SUSE 10 をサポート

新機能

  • ISE Design Suite 11.4 ソフトウェアをサポート
  • すべての Virtex-6 FPGA デザインで VHDL をサポート
  • Virtex-6 FPGA QDRII+ および RLDRAM デザインで Synplify Pro C-2009.06-sp1 をサポート
  • Virtex-6 および Spartan-6 デバイスでザイリンクス リファレンス ボード情報をサポート
  • Virtex-6 RLDRAM II デザインで外側のバンクをサポート
  • Virtex-6 FPGA QDRII+ デザインのアドレス/制御およびデータ書き込みで外側のバンクをサポート
  • Virtex-6 RLDRAM II デザインで 1.5V または 1.8V I/O 電圧を選択可能
  • System Control グループを System Clock バンクに含め、バンク選択ページで Virtex-6 FPGA デザインの System Control グループを削除
  • Spartan-6 -1L デバイスをサポート
  • MIG GUI で Spartan-6 FPGA に対して差動システム クロックまたはシングルエンド システム クロックを選択可能
  • Virtex-5 FPGA DDR2 SDRAM、DDR SDRAM、および QDRII SRAM デザインでピン/バンク選択機能をサポート
  • デバッグがイネーブルのデザインおよびザイリンクス リファレンス ボードすべてで CDC ファイルをサポート
  • Virtex-5 FPGA マルチ コントローラ デザインで異なるインターフェイスの異なる周波数をサポート
  • すべての FPGA ファミリのすべてのデザインに対して、MIG GUI の周波数選択をクロック周期に変更

修正された問題

DDR2/DDR3 SDRAM Virtex-6 FPGA

QDRII+ SRAM Virtex-6 FPGA

RLDRAMII Virtex-6 FPGA

Spartan-6 FPGA MCB

  • (ザイリンクス アンサー 33356) Spartan-6 FPGA MCB - X4 メモリ コンポーネントは IDS 11.4 (MIG 3.3) までサポートされない
  • (ザイリンクス アンサー 33357) Spartan-6 FPGA MCB - 6 個のポートすべてをコンフィギュレーションした場合、ポート 3 は読み出しモードではサポートされない
  • (ザイリンクス アンサー 33608) MIG v3.2 - Spartan-6 FPGA MCB - MIG v3.2 - se_flow.bat に MAP コマンドの -w オプションが抜けている
  • - 2 つの 32 ビット双方向ポートと 4 つの 32 ビット読み出しポートをコンフィギュレーションする場合の Example_Top アドレス空間の割り当てを修正 (例 : B32B32R32R32R32R32)
  • CR 531540
  • CR 531539

DDR2 SDRAM Virtex-5 FPGA

  • Virtex-5 DDR2 SDRAM の ddr2_phy_init.vhd モジュールのセンシティビティ リストに含まれていなかった信号を追加
  • CR 532395
  • 段階 3 のキャリブレーションでのエラーを修正するためキャリブレーション アルゴリズムを強化
  • CR 534675

DDR SDRAM Virtex-5 FPGA

QDRII SRAM Virtex-5 FPGA

  • - 以前のバージョンでは欠けていた CLK_PERIOD パラメータを qdrii_phy_read.vhd モジュールの qdrii_phy_dly_cal_sm インスタンスにマップ
  • CR 533793

DDRII SRAM Virtex-5 FPGA

  • - 以前のバージョンでは欠けていた CLK_PERIOD パラメータを ddii_phy_io.vhd モジュールの ddrii_phy_dly_cal_sm インスタンスにマップ
  • CR 533793

DDR2 SDRAM Virtex-4 FPGA ダイレクト クロッキング

DDR2 SDRAM Virtex-4 FPGA Serdes クロッキング

DDR SDRAM Virtex-4 FPGA

QDRII SRAM Virtex-4 FPGA

DDRII SRAM Virtex-4 FPGA

DDR/DDR2 SDRAM Spartan-3 FPGA

  • Virtex-5、Virtex-4、および Spartan-3 ジェネレーション FPGA の MIG ユーザー ガイド (UG086) のアップデート
  • QDRII Virtex-5 FPGA のインプリメンテーション ガイドラインを XAPP853 に応じてアップデート
  • CR 537526
  • UCF の検証/デザインのアップデートおよび UCF のエラーに関する詳細説明を追加
  • CR 526296

MIG ツール

  • (ザイリンクス アンサー 33414) MIG v3.2、Virtex-4/Virtex-5 FPGA DDR/DDR2 - MIG GUI でデータ マスクのない X4 RDIMM デバイスに対して [Data Mask] チェック ボックスがオンになっている
  • CR 535859
  • CR 534275
  • ise_flow.bat ファイルの MAP コマンドに -w オプションを追加
  • CR 534872
  • - OUTPUT_DRV パラメータの値を RZQ/6 では LOW、RZQ/7 では HIGH に修正。また、MIG GUI で [Output Drive Strength] を [Output Impedance Control] に変更。
  • CR 534500
  • - Virtex-5 XC5VLX20T-FF323 デバイスではシングル PLL のみがサポートされるので、MIG でのマルチ コントローラの選択を DDR2 SDRAM または QDR2 SRAM に制限
  • CR 533859
  • - DDR3 SDRAM RDIMM、MT18JSF25672PY-1G1 メモリ パーツではデータ マスク ビットはサポートされないので、MIG がデータ マスク信号をディスエーブルにする
  • CR 533794
  • Virtex-6 DDR2/DDR3 デザインで UCF の PERIOD 制約の参照を内部ネット名から入力ソース ピン名に変更内部ネット名は合成ツールにより変更される可能性があります。
  • CR 533011
  • - マルチ インターフェイス デザインでは UCF のクロック制約が両方のインターフェイスに対して生成されるよう修正。3.2 リリースでは 2 番目のインターフェイスのクロック制約が生成されませんでした。
  • CR 532920
  • Spartan-6 デザインの DDR2 SDRAM ELPIDA パーツの sim.do ファイルをサポート
  • CR 532113
  • Virtex-6 QDRII+ デザインで含まれていなかった UCF クロック制約および不正な UCF クロック制約を修正
  • CR 531921
  • Virtex-6 DDR3 SDRAM デザインで、Ts_sys_clk はメモリ周波数の 1/2 であるため、UCF でマルチサイクル制約が "TS_sys_clk"*8 から "TS_sys_clk"*4 に変更される
  • CR 531913
  • マスタ バンクのイネーブルに関する問題を修正
  • CR 531846
  • すべての Virtex-6 デザインで、PHASE_DETECT パラメータの設定は sim_tb_top モジュールの周波数によって異なる。3.2 リリースでは、MTI の問題により、このパラメータは sim_tb_top モジュールでは常にオフになっていました。
  • CR 531798
  • - Virtex-6 RLDRAM II デザインで、ISERDES 出力から clk_rd の立ち下がりエッジへの半サイクル パス UCF 制約を削除
  • CR 531754
  • - Virtex-6 RLDRAM II デザインで、ISERDES 出力から clk_rd の立ち下がりエッジへの半サイクル パス UCF 制約を削除
  • CR 531753
  • MIG では Micron メモリ モデルのみが出力され、ほかのモデルに対してはモデルのロケーションへのリンクを提供
  • CR 531711
  • Spartan-6 ユーザー デザインで、PRJ ファイルのリストに sim フォルダに生成される tb_top.v/vhd ファイルを追加
  • CR 531463
  • Virtex-6 DDR2/DDR3 x4 メモリ パーツ デザインで、ピン割り当ての効率を向上するため BUFR ピンの割り当てルールを最適化
  • CR 531275
  • MIG が Virtex-6 DDR2/DDR3 デザインで、BUFR の割り当てに SRCC-P または MRCC-P ピンを使用。3.2 リリースまでは MRCC-P ピンのみ使用
  • CR 531274
  • 一部の Virtex-4、Virtex-5 DDR/DDR2 RDIMM x4 メモリ デバイスの GUI で [Data Mask] チェック ボックスの問題を修正
  • CR 531216
  • MIG GUI で周波数を周期に変更したことにより、Virtex-6 RLDRAM II デザインで、周波数 370MHz で動作する -18 パーツの tCK シミュレーション違反が解決
  • CR 531188
  • - Virtex-6 RLDRAM II デザインで、一部のピン互換 FPGA 選択に対して [Bank Selection] ページのノート部分の説明をアップデート
  • CR 531024
  • Virtex-6 RLDRAM II デザインで MIG GUI のサマリ ページに表示されていた余分な文字列を削除
  • CR 531023
  • MIG GUI の [Bank Selection] ページで、Virtex-6 FF1156 パッケージに対して近接ボックスすべてを表示(以前のバージョンでは一部の近接ボックスのみ表示)
  • CR 529718
  • Virtex-6 DDR3 SDRAM デザインでは、現在複数スロットをサポートしていないので、MIG GUI の [RTT (nominal) - On Die Termination] のみをイネーブル
  • CR 529179
  • UCF の検証でタイミングを向上するため DQ と DQS 信号の間の距離をチェック
  • CR 525716
  • パスを制約するのに Predictable IP が使用されるため、EN_DQS フリップフロップの UCF LOC 制約を削除
  • CR 529678
  • Virtex-5 DDR2 SDRAM デザインの UCF ファイルで MAXDELAY 制約を変更し、制約が適用されていないパスの誤ったホールド違反を修正
  • CR 534675
  • Spartan デザインのタイミングの問題を修正
  • CR 533353

既知の問題

Spartan-6 FPGA MCB

Virtex-6 FPGA DDR2/DDR3 SDRAM

  • (ザイリンクス アンサー 34204) MIG v3.3、Virtex-6 FPGA DDR2/DDR3- MMCM CLKFBOUT_MULT_F= 4 は無効であるためマニュアルの変更が必要
  • (ザイリンクス アンサー 34445) MIG v3.3, Virtex-6 DDR3 - 初期書き込みレベル処理中に ODT が正しくアサートされず、タイミング キャリブレーションによりキャリブレーションがエラーになる
  • (ザイリンクス アンサー 34094) MIG v3.3、Virtex-6 FPGA DDR2/DDR3- MMCM CLKFBOUT_MULT_F= 4 は無効であるためマニュアルの変更が必要
    (ザイリンクス アンサー 33957) MIG v3.3、Virtex-6 DDR3 - ZQ Short キャリブレーション コマンドがシミュレーションまたはハードウェアで見られない
  • (ザイリンクス アンサー 33418)MIG v3.2、v3.3、Virtex-6 FPGA DDR3 - CWL=7 の RDIMM をターゲットにすると、OTF モードで正しい書き込みデータが駆動されない
  • (ザイリンクス アンサー 33441) MIG v3.2、Virtex-6 DDR2/DDR3 - 位相検出に関連する周期的読み出しが tPRDI タイミング パラメータに基づいて正しく送信されない
  • (ザイリンクス アンサー 33803) MIG v3.3、Virtex-6 FPGA、DDR2/DDR3 - データ マスクを使用して個々のバイトをマスクすると、Read Modify Write コマンドが正しく実行されない
  • (ザイリンクス アンサー 33804) MIG v3.3、Virtex-6 FPGA、DDR2 - タイミング パラメータ tRC min は 2T タイミングの CAS レイテンシ (CL) が 4 の場合違反になる
  • (ザイリンクス アンサー 33807) MIG v3.3、Virtex-6 FPGA、DDR2/DDR3 - バースト長が 4 のデザインで読み出しを数回実行した後 VHDL トラフィック ジェネレータが停止する
  • (ザイリンクス アンサー 33832) MIG v3.3、Virtex-6 DDR3 DIMM - 2 つの DIMM を使用するデータ幅のデザインに対して CK/CK#、CS、および ODT のセットが 2 つ割り当てられない
  • (ザイリンクス アンサー 33995) MIG 3.3、Virtex-6 FPGA DDR3 - IDELAYCTRL が自動的にソフトウェアで推論されなかったために、書き込みレベル処理に問題があり、キャリブレーションがエラーになる

Virtex-6 FPGA QDRII+ SRAM

  • (ザイリンクス アンサー 33289) MIG v3.1、v3.2、v3.3 Virtex-6 FPGA QDRII+ - 正しく機能させ、キャリブレーションを完了するため、Samsung シミュレーション モデルに変更を加える必要がある
  • (ザイリンクス アンサー 33831) MIG v3.3, Virtex-6 QDRII+ - [Bank Selection] ページでターミナル コンソール ウィンドウに警告メッセージが表示される

Virtex-6 RLDRAMII

Spartan-6 FPGA MCB

Virtex-4 および Virtex-5 FPGA DDR/DDR2 SDRAM

  • (ザイリンクス アンサー 33741) MIG v3.2、v3.3、Virtex-4/Virtex-5 FPGA DDR/DDR2 - DQS の前後のタイミング マージンを計算するために提供されているタイミング スプレッドシートで [Before DQS] 列の Tstaphaoffset のみが含まれている

MIG ツール

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34445 MIG v3.3 Virtex-6 DDR3 - 書き込みレベリングとタイミング キャリブレーション中に正しく ODT がアサートされず、キャリブレーションでエラーが発生する N/A N/A
34204 MIG v3.0 ～ 3.3、Virtex-6 FPGA DDR2/DDR3 - OCB モニターの問題が原因でハードウェアでの読み出しレベリング ステージ 2 でエラーが発生する N/A N/A
AR# 33706
日付 05/22/2012
ステータス アクティブ
種類 リリース ノート
IP