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AR# 33761

Spartan-6 FPGA Integrated Block Wrapper v1.2 for PCI Express のデザイン アドバイザリ - 100MHz のリファレンス クロックを使用する方法

説明

v1.2 リリースでは、125MHz のリファレンス クロックを使用できます。100MHz のリファレンス クロックもサポートされています。

ソリューション


100MHz リファレンス クロックを使用するには、生成したラッパー ファイルで一部を変更する必要があります。この要件は、ISE ソフトウェア 12.1 でリリースされる v1.3 では不要です。

100MHz のリファレンス クロックを使用するには、v1.2 リリースを使用してください。v1.1 ではサポートされていません。

Verilog デザイン フロー :
  1. < core_name >/source ディレクトリにある < core_name. v> ファイルを開きます。
    a. 行139 にあるパラメーター REF_CLK_FREQ を 0 に変更します。
    b.行51 にある REF_CLK_FREQ を 0 に変更します。
  2. < core_name >/source ディレクトリにある gtpal_dual_tile.v ファイルを開きます。
    a.GT デュアル タイルの channel _0 を使用している場合、次の行を変更します。
    i.行 261 で CLK25_DIVIDER_0 の値を 5 から 4 に変更します。
    ii.行 267 で PLL_DIVSEL_FB_0 の値を 2 から 5 に変更します。
    iii.行 268 で PLL_DIVSEL_REF_0 の値を 1 から 2 に変更
    b.GT デュアル タイルの channel _1 を使用している場合、次の行を変更します。
    i.行 274 で CLK25_DIVIDER_1 の値を 5 から 4 に変更します。
    ii.行 282 で PLL_DIVSEL_FB_1 の値を 2 から 5 に変更します。
    iii.行 283 で PLL_DIVSEL_REF_1 の値を 1 から 2 に変更します。
  3. UCF ファイルを開き、クロック制約を 100MHz にアップデートします。クロックを 8ns から 10ns に変更してこれを実行します。
    a. 行 127- NET sys_clk_c PERIOD = 10ns;
    b. 行 130- TIMESPEC TS_GT_REFCLK_OUT = PERIOD GT_REFCLK_OUT 10ns HIGH 50%

VHDL デザイン フロー :
  1. < core_name >/source ディレクトリにある < core_name.vhd > ファイルを開きます。
    a. 行 149 のパラメーター REF_CLK_FREQ を 0 に変更します。
    b. 行243 の REF_CLK_FREQ を 0 に変更します。
  2. < core_name >/example_design ディレクトリにある Xilinx_pcie_1_1_ep_s6.vhd ファイルを開きます。
    a. 行 240 の REF_CLK_FREQ を 0 に変更します。
  3. < core_name >/source ディレクトリにある gtpal_dual_tile.vhd ファイルを開きます。
    a. GT デュアル タイルの channel _0 を使用している場合は、次の行を変更します。
    i.行 260 で CLK25_DIVIDER_0 の値を 5 から 4 に変更します。
    ii.行 266 で PLL_DIVSEL_FB_0 の値を 2 から 5 に変更します。
    iii.行 267 で PLL_DIVSEL_REF_0 の値を 1 から 2 に変更します。
    b. GT デュアル タイルの channel _1 を使用している場合は、次の行を変更します。
    i.行 273 で CLK25_DIVIDER_1 の値を 5 から 4 に変更します。
    ii.行 281 で PLL_DIVSEL_FB_1 の値を 2 から 5 に変更します。
    iii.行 282 で PLL_DIVSEL_REF_1 の値を 1 から 2 に変更します。
  4. UCF ファイルを開き、クロック制約を 100MHz にアップデートします。クロックを 8ns から 10ns に変更してこれを実行します。
    a. 行 127- NET sys_clk_c PERIOD = 10ns;
    b. 行 130 -TIMESPEC TS_GT_REFCLK_OUT = PERIOD GT_REFCLK_OUT 10ns HIGH 50%

PCI Express 向けのイリンクス デバイスにクロックを供給する方法の詳細は、(ザイリンクス アンサー 18329) を参照してください。

改訂履歴
2011 年 7 月 5 日 - タイトルの更新
2010 年 4 月 6 日 - VHDL フローと Verilog フローを追加
2009 年 12 月 9 日 - UCF 制約を追加
2009 年 11 月 11 日 - PLL_DIVSEL_REF_0 値を修正(0 ではなく 2)
2009 年 11 月 5 日 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33776 Spartan-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリのマスター アンサー N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33776 Spartan-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリのマスター アンサー N/A N/A
AR# 33761
日付 05/22/2012
ステータス アクティブ
種類 デザイン アドバイザリ
IP
  • Spartan-6 FPGA Integrated Endpoint Block for PCI Express ( PCIe )
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