UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 33763

Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ISE Design Suite 11.4 および 11.5 のリリース ノートおよび既知の問題

説明

このアンサーは、ISE Design Suite 11.4 でリリースされた Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express のリリース ノートで、次の情報が記載されています。

  • 一般情報
  • 新機能
  • 修正された問題
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』(
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション

一般情報

バージョンおよびパッチに関する重要なお知らせ

ISE 11.5 には、ISE 11.4 v1.4 のラッパー ファイルのアップデート バージョンが含まれています。 

ラッパー ファイルが生成されるとき、バージョンは v1.4 rev 2 になります。これは、このファイルと共に生成される README ファイルに記載されています。 

このラッパーは、(ザイリンクス アンサー 34144) で説明されている v1.4 の MMCM VCD 設定の問題を修正するために、アップデートされました。

v1.4 rev 1 のラッパーは、ISE 11.4 v1.4 のラッパーを使用するときにラッパー ファイルの VHDL 版を生成できるようにするパッチです。詳細は (ザイリンクス アンサー 34182) を参照してください。

ISE 11.5 の v1.4 rev 2 コアで VHDL 生成が必要な場合は、(ザイリンクス アンサー 34611) にある v1.4 rev 3 のパッチを適用する必要があります。

このパッチは ISE 11.5 用で、VHDL ラッパー ファイルの MMCM の VCO 設定をアップデートします。 

ISE 11.4 では VHDL の完全サポートはネイティブ サポートされていなかったので、VHDL をイネーブルにするにはこれらのパッチが必要になります。 

VHDL を使用しない場合は、これらのパッチは不要です。

Virtex-6 FPGA Integrated Block Wrapper for PCI Express は、無償ライセンスで配布されています。 

詳細は、(ザイリンクス アンサー 33386) を参照してください。

Integrated Wrapper v1.4 は、Virtex-6 製品シリコン用です。

CES (エンジニアリング サンプル) シリコンを使用する場合は、v1.3 の Integrated Wrapper コアを使用してください。 

詳細は (ザイリンクス アンサー 34033) を参照してください。

新機能

  • ISE 11.4 ソフトウェアをサポート
  • VHDL をサポート
  • スピード グレードが -2 のデバイスで 8 レーン Gen2 製品のインプリメンテーションをサポート
  • 6VHX380T-FF1154、6VHX380T-FF1923、6VHX255T-FF1923 を除く、すべての HXT デバイスをサポート

修正点

CR510476 : VHDL ソース コードの生成をサポート
VHDL ソース コードの生成がサポートされるようになりました。サンプル デザイン、テストベンチおよびシミュレーション、インプリメンテーション スクリプトも含まれます。

CR518631 : 8 レーン Gen2 Integrated Block で trn_rnp_ok_n をサポート
8 レーン Gen2 の Integrated Block for PCI Express 製品で trn_rnp_ok_n がサポートされるようになりました。

CR528519 : GTX ラッパーで TX 位相アライメント回路を使用できる
GTX ラッパーで TX 位相アライメント回路の使用がイネーブルになっています。
これにより、TX バッファーをバイパスした場合に XCLK と TXUSRCLK の間の位相差を調整できるようになり、またグローバル クロック ツリーでの温度および電圧の変動を補正するため TXUSRCLK を調整します。

CR531739 : 最大ペイロード サイズが 256 バイトの 8 レーン Gen2 製品のインプリメンテーションをサポート
スピード グレードが -2 のデバイスで、最大ペイロード サイズが 256 バイトのコンフィギュレーションで、8 レーン Gen2 製品のインプリメンテーションがサポートされるようになりました。

CR531981 : スピード グレードが -3 の 6VLX365T デバイスで、最大ペイロード サイズが 512 バイトのコンフィギュレーションで、8 レーン Gen2 製品のインプリメンテーションをサポート
スピード グレードが -3 の 6VLX365T デバイスで、最大ペイロード サイズが 512 バイトのコンフィギュレーションで、8 レーン Gen2 製品のインプリメンテーションがサポートされるようになりました。

CR533217 : LTSSM ステートのリカバリ遷移での問題を修正
レーン間スキューが原因で、LTSSM ステートの Recovery.ReceiverLock から Recovery.ReceiverConfig への遷移が正しく実行されない問題が修正されました。

CR526616 : ML605 ザイリンクス開発ボードをターゲットにした場合の IBUFDS ロケーション
ML605 ザイリンクス開発ボードをターゲットにした場合に使用される IBUFDS ロケーションが間違っていた問題が修正されました。

既知の問題

Virtex-6 FPGA のソリューションはハードウェア検証中です。.

(ザイリンクス アンサー 32934) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - GEN 2 で 100MHz の基準クロックを使用可能にする方法

(ザイリンクス アンサー 33127) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ML605 に対して sys_clk の UCF 制約が不正

(ザイリンクス アンサー 33834) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - コンポーネント名に「core」を使用すると、VHDL フローのインプリメンテーションでエラーが発生する

(ザイリンクス アンサー 33835) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - x8 GEN 2 のタイミング クロージャに役立つエリア グループ

(ザイリンクス アンサー 33836) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - スピード グレード -2 で Virtex-6 LX130T デバイスをターゲットにすると x8 GEN 2 コアが生成できない

(ザイリンクス アンサー 33837) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - v.1.4 リリース では x8 GEN2 動作が Virtex-6 HXT デバイスでサポートされない

(ザイリンクス アンサー 33918) - Virtex-6, Spartan-6 FPGA and Block Plus Integrated Block Wrappers for PCI Express- シミュレーション例に含まれるルート ポート モデルとテストベンチでメモリまたは I/O トランザクションがユーザー側のインターフェイスに渡されない

(ザイリンクス アンサー 33946) - Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ユーザー インターフェイス クロックが 250MHz の x1、x2、x4 Gen1 デザインの UCF 制約がない

(ザイリンクス アンサー 34009)- Virtex-6 FPGA ML605 ボードで PCI Express のリンクが確立されない (v1.3 の Integrated Block Wrapper for PCI Express を使用する必要がある)

(ザイリンクス アンサー 34033) - Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ES シリコンでは v1.4 コアのトレーニングでエラーになることがある

(ザイリンクス アンサー 34182) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - VHDL ファイル生成をイネーブルにするパッチ

(ザイリンクス アンサー 34144) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - MMCM VCO 設定が正しくないと「ERROR:PhysDesignRules:1995 - The computed value for the VCO operating frequency...」というエラー メッセージが表示される

(ザイリンクス アンサー 34280) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - 基準クロックが 100MHz のとき Gen 1 トレーニングでエラーが発生する

(ザイリンクス アンサー 34115) - Endpoint Block Plus Wrapper v1.4 for PCI Express - 「WARNING:Xst:2016 - Found a loop when searching source」という警告メッセージが表示される

(ザイリンクス アンサー 34407) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - トランシーバー終端の正しい GTX 設定

(ザイリンクス アンサー 35225) - Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - x8 Gen 2 の 128 ビット VHDL ラッパーで、受信した TLP のアドレスが破損する


v1.4 rev 2 既知の問題

(ザイリンクス アンサー 34611) - Virtex-6 FPGA Integrated Block Wrapper v1.4 rev 2 for PCI Express - ISE 11.5 でリリースされた VHDL ファイル生成をイネーブルにするパッチ

(ザイリンクス アンサー 34612) - Virtex-6 FPGA Integrated Endpoint Block v1.4 for PCI Express - ISE Design Suite 11.4 で生成した v1.4 コアを 11.5 でシミュレーションするとエラーが発生する

(ザイリンクス アンサー 35426) -Virtex-6 FPGA Integrated Block for PCI Express - ISE Design Suite 11.5 以降を使用するとき v1.3、v1.3 rev 1、v1.4、および v1.4 rev 2 ラッパでスタートアップのトレインがリンクされない可能性がある

改訂履歴
2010 年 5 月 3 日 - 35426 の追加
2010 年 4 月 12 日 - CR555118 の追加
2010 年 3 月 23 日 - 34115 および 34407 の追加
2010 年 3 月 8 日 - 34611、34612、および ISE 11.5 v1.4 rev2 に関する注記の追加
2010 年 2 月 22 日 - 32934 のタイトルのアップデート
2010 年 2 月 2 日 - 34280 の追加
2010 年 1 月 28 日 - 34144 の追加
2010 年 1 月 20 日 - 34182 の追加
2010 年 1 月 11 日 - 33127 の追加およびスペース上の問題の修正
2009 年 12 月 22 日 - 34009 および 34033 の追加
2009 年 12 月 11 日 - 33946 の追加 
2009 年 12 月 9 日 - 33918 の追加
2009 年 12 月 2 日 - 初期リリース

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34612 Virtex-6 FPGA Integrated Endpoint Block v1.4 for PCI Express :ISED esign Suite 11.4 で生成した v1.4 コアを 11.5 でシミュレーションするとエラーが発生する N/A N/A
34611 Virtex-6 FPGA Integrated Block Wrapper v1.4 rev 2 for PCI Express - ISE 11.5 でリリースされた VHDL ファイル生成をイネーブルにするパッチ N/A N/A
34182 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - VHDL ファイルの生成を可能にするパッチ N/A N/A
34144 Virtex-6 Integrated Block Wrapper v1.4 for PCI Express - MMCM VCO 設定が不正のため、「ERROR:PhysDesignRules:1995 - The computed value for the VCO operating frequency...」というエラー メッセージが表示される N/A N/A
34033 Virtex-6 Integrated Block Wrapper for PCI Express - Viretx-6 エンジニアリング サンプル (ES) シリコンでは v1.3 rev 2 (または v1.3 のそれ以降のリビジョン) しか使用できない N/A N/A
33946 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ユーザー インターフェイス クロックが 250MHz の x1、x2、x4 Gen1 デザインの UCF 制約がない N/A N/A
33837 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - v.1.4 リリース では x8 GEN2 動作が Virtex-6 HXT デバイスでサポートされない N/A N/A
33836 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - スピード グレード -2 の Virtex-6 LX130T デバイスをターゲットにすると x8 GEN 2 コアが生成できない N/A N/A
33835 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - x8 GEN 2 のタイミング クロージャに役立つエリア グループ N/A N/A
33834 Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - Use of Component Name "core" Causes Implemenation Failures using VHDL Flow N/A N/A
33127 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ML605 に対して sys_clk の UCF 制約が不正 N/A N/A
34009 Virtex-6 Integrated Block Wrapper for PCI Express - ES シリコンを使用した ML605 ボードで PCI Express のリンクが確立されない N/A N/A
AR# 33763
日付 03/27/2015
ステータス アクティブ
種類 リリース ノート
デバイス
ツール
IP
このページをブックマークに追加