AR# 33775

Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ マスター アンサー レコード

説明

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響する重要な問題に対して作成され、ザイリンクス アラート通知システムに含められます。

ソリューション


Virtex-6 FPGA Integrated Block Wrapper for PCI Express のリリース ノートおよび既知の問題のリストは、『IP リリース ノート ガイド』 (http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

デザイン アドバイザリ
2012/02/02 - (ザイリンクス アンサー 45771) - Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - 128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある

01/20/2011 - (ザイリンクス アンサー 39456) - Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ - Delay Aligner の回避策

2010/11/18 - (ザイリンクス アンサー 39164) - Virtex-6 Integrated Block Wrapper v1.6 および v2.1 for PCI Express のデザイン アドバイザリ - MMCM で BANDWIDTH 属性を Low に設定する必要がある

2010/08/04 - (ザイリンクス アンサー 37207) -Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express のデザイン アドバイザリ - Integrated Block の送信バッファーがフルの場合、x8 Gen 2 128 ビット ラッパーで trn_tdst_rdy_n がディアサートされない

ザイリンクスのアラート設定のプリファレンスは、http://japan.xilinx.com/support/myalerts から指定できます。

改訂履歴
2012/02/02 - アンサー 45771 を追加
2011/07/05 - タイトルをアップデート
2011/01/20 - アンサー 39456 を追加
2010/11/18 - アンサー 39164
2010/08/03 - アンサー 37207 を追加
2009/11/16 - プリファレンスにアクセスするリンクを追加
2009/11/09 - 初版

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

AR# 33775
日付 05/20/2012
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略
IP