AR# 33779

SPI-3 Lite Layer v7.1 および v7.1 Rev1 - 11.4、 および ISE 11.5 ソフトウェアでのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE 11.4 でリリースされた SPI-3 (POS-PHY L3) Link Layer v7.1 コアと ISE 11.5 でリリースされた -3 (POS-PHY L3) Link Layer v7.1 Rev1 コアのリリース ノートと既知の問題を示します。

  • 新機能
  • 修正点
  • 一般情報
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』 (
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション

v7.1 での新機能

  • ISE 11.4 ソフトウェアをサポート
  • Spartan-6 FPGA -4 スピード グレード デバイスをサポート
v7.1 Rev1 での新機能
  • ISE 11.5 ソフトウェアをサポート

v7.1 での修正点

  • マップ DRC エラー 「ERROR:LIT:566 - MMCM_ADV symbol "tfmmcm" has been detected to have aconfiguration that requires the COMPENSATION setting to be ZHOLD instead of'INTERNAL'. The map application can automatically set the COMPENSATIONattribute provided that the original COMPENSATION attribute is left with itsdefault value by the designer.」というエラー メッセージが表示される
  • CR 534442
    説明 : サンプル デザインの MMCM から COMPENSATION 属性を削除し、デフォルトの ZHOLD 値のままにしました。

v7.1 Rev1 での修正点

一般情報

  • 独立したクロックおよびダイレクト モード転送フロー制御を使用してコアをコンフィギュレーションすると、次の条件がいずれも満たされていない場合、ハードウェアで入力 DTPA バスにホールド タイムの問題が発生することがあります。
  • DCM/MMCM を使用して TX_CLK を生成し、タイミングを満たすため適切な位相シフトを選択している。
  • DTPA 入力データがクロックの中央に揃えられるようにしている。
  • データを立ち上がりエッジで送信し、立ち下がりエッジで FPGA に供給している。
  • Tx および Rx コアは、コアと共に生成された UCF ファイルに含まれているデフォルトのタイミング制約で提供されます。コアのコンフィギュレーション、ターゲット アーキテクチャ、およびスピード グレードによっては、コアの実行速度が著しく速くなっている場合があります。パフォーマンス要件を満たすため、制約を変更できます。すべてのタイミング制約が満たされている限り、SPI-3 Link コアはユーザー指定のレートで動作します。タイミング クロージャを検証するには、サンプル デザインではなくユーザー ロジックを使用するのが最良の方法です。サンプル デザインのみをインプリメントすると、SPI-3 Link コアのパフォーマンスが制限されてしまう可能性があります (ユーザー インターフェイスが I/O ピンに配線されている場合など)。
  • クロックに PHASE_SHIFT を設定した DCM を使用している場合、OIF 仕様である 2ns 入力タイミング要件を満たす必要があります。このソリューションは、システムにタイミングを割り当てる際に Link コアでこの 2ns の入力要件を超えることができない場合にのみ必要です。

v7.1 での既知の問題

  • (Xilinx Answer 34157) 潜在的なブロック RAM のメモリ競合があるため Virtex-6 コアは製品版では使用できない
  • (Xilinx Answer 34527) SPI-3 Link Layer Core - タイミング エラーになるデザインがある
  • (Xilinx Answer 33809) Virtex-6 FPGA コアのタイミング シミュレーションでブロック RAM にメモリ競合エラーがあることがレポートされる
  • (Xilinx Answer 33589) Virtex-6 FPGA コアの MMCM 乗算および除算値が不正である
  • CR 535086
  • (Xilinx Answer 34526) 潜在的なブロック RAM のメモリ競合があるため Spartan-6 コアは製品版では使用できない

v7.1 Rev1 での既知の問題

  • (Xilinx Answer 34526)潜在的なブロック RAM のメモリ競合があるため Spartan-6 コアは製品版では使用できない
  • (Xilinx Answer 34264) 11.4 データシートの Virtex-6 BRAM のリソース使用率が正しくない
  • (Xilinx Answer 34527) SPI-3 Link Layer Core - タイミング エラーになるデザインがある

改訂履歴
2009 年 12 月 2 日 - 初期リリース
2009 年 12 月 15 日 - アンサー #33589 を既知の問題に移動
2010 年 1 月 19 日 - アンサー #34157 を追加
2010 年 3 月 1 日- Rev1 コアを追加

AR# 33779
日付 05/19/2012
ステータス アクティブ
種類 リリース ノート