AR# 33804

MIG v3.3, Virtex-6 FPGA, DDR2 - タイミング パラメータ tRC min は 2T タイミングの CAS Latency (CL) が 4 の場合違反になる

説明

MIG v3.3 の Virtex-6 FPGA DDR2 デザインは、2T タイミングを使用する CAS レイテンシ (CL) = 4 のデザインの tRC タイミング パラメータ (Activate to Activate 時間) を違反しています。

ソリューション

この問題は、シミュレーションとハードウェアの両方に影響します。

CL =2 を使用すると、この問題を回避できます。

この問題は、ISE Design Suite 12.1 でリリースされる MIG v3.4 で修正されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33706 MIG v3.3 - ISE Design Suite 11.4 でのリリース ノートおよび既知の問題 N/A N/A
AR# 33804
日付 08/20/2014
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP