AR# 33877

11.4 System Generator for DSP - 「ERROR:HDLCompiler:377 - Entity port sl_addrack does not match with type std_logic of component port sl_addrack is declared here」というエラー メッセージが表示される

説明

キーワード : Virtex-6, Spartan-6, PCORE, synthesizing, EDK, 合成

System Generator PCORE を含む Spartan-6 または Virtex-6 FPGA デザインを EDK で合成すると、次のようなエラー メッセージが表示されます。

"ERROR:HDLCompiler:377 - Entity port sl_addrack does not match with type std_logic of component port sl_addrack is declared here"

ソリューション

このエラーは、Spartan-6 および Virtex-6 デバイスの HDL パーサーの変更により発生します。詳細は、(Xilinx Answer 32981) を参照してください。この問題は、次の System Generator for DSP の次のリリースで修正される予定です。

この問題を回避するには、<sysgen_install>\data\pcoreiface\Xilinx\plb\bus_info ファイルをアップデートしてください。

テキスト エディタでファイルを開き、既存のコードを削除して次のコードをコピーします。

{
'params' => {
'C_SPLB_AWIDTH' => {
'value' => 32,
'type' => 'INTEGER',
'range' => '32 to 36',
'assignment' => 'CONSTANT',
},
'C_SPLB_DWIDTH' => {
'value' => 32,
'type' => 'INTEGER',
'range' => '32 to 128',
},
'C_SPLB_MID_WIDTH' => {
'value' => 1,
'type' => 'INTEGER',
'range' => '0 to 4',
},
'C_SPLB_NUM_MASTERS' => {
'value' => 1,
'type' => 'INTEGER',
'range' => '1 to 16',
},
'C_SPLB_SUPPORT_BURSTS' => {
'value' => 0,
'type' => 'INTEGER',
'assignment' => 'CONSTANT',
},
'C_SPLB_NATIVE_DWIDTH' => {
'value' => 32,
'type' => 'INTEGER',
'assignment' => 'CONSTANT',
'range' => '32 to 32',
},
},
'name' => 'SPLB',
'type' => 'PLBV46',
'std' => 'SLAVE',
'clks' => {
'SPLB_Clk' => 0,
},
'resets' => {
'SPLB_Rst' => 0,
},
'inports' => {
'PLB_ABus' => 32,
'PLB_PAValid' => 0,
'PLB_RNW' => 0,
'PLB_wrDBus' => 32,
},
'outports' => {
'Sl_addrAck' => 0,
'Sl_rdComp' => 0,
'Sl_rdDAck' => 0,
'Sl_rdDBus' => 32,
'Sl_wait' => 0,
'Sl_wrDAck' => 0,
'Sl_wrComp' => 0,
},
}
AR# 33877
日付 12/15/2012
ステータス アクティブ
種類 一般