AR# 33920

11.x ChipScope Pro - IBERT - Virtex-6 FPGA - Reflck のクロック パターンが不正になる

説明

キーワード : GTX, GTP, GTH, transceiver, BER, probe, clk, clock, frequency, BERT, XBERT, LogiCORE, IBERT, トランシーバ, プローブ, クロック, 周波数

Virtex-6 FPGA IBERT デザインで Refclk をプローブすると、クロック周波数が予測と異なります。 何が問題なのでしょうか。

ソリューション

この問題は、16 ビットのデータ幅を使用すると発生します。データ幅 20 ビットで生成しなおしてください。ご質問がある場合は、ザイリンクス カスタマ サポートからウェブケースを開いてください。
http://japan.xilinx.com/support/clearexpress/websupport.htm
AR# 33920
日付 12/15/2012
ステータス アーカイブ
種類 一般