AR# 33946

Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ユーザー インターフェイス クロックが 250MHz の x1、x2、x4 Gen1 デザインの UCF 制約がない

説明


既知の問題 : v1.4
250MHz のユーザー インターフェイス (trn_clk) を使用する x1、x2、および x4 Gen1 デザインの UCF ファイルにタイミング制約がありません。



ソリューション


これを修正するには、<core name>/example_design ディレクトリにある生成された UCF ファイルを開き、エンドポイント デザインまたはルート ポート デザインのどちらか、および使用するリファレンス クロックに応じて次を追加します。いずれの場合にも、UCF に含まれる TIMSPEC "TS_CLK_125" という制約の優先順位を 1 から 10 に変更します。



エンドポイント (100MHz リファレンス クロック)

NET "core/pcie_clocking_i/clk_250" TNM_NET = "CLK_250" ;

TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2.5 HIGH 50 % PRIORITY 1;



エンドポイント (125MHz リファレンス クロック)

NET "core/pcie_clocking_i/clk_250" TNM_NET = "CLK_250" ;

TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2 HIGH 50 % PRIORITY 1;



エンドポイント (250MHz リファレンス クロック)

NET "core/pcie_clocking_i/clk_250" TNM_NET = "CLK_250" ;

TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*1 HIGH 50 % PRIORITY 1;



ルート ポート (100MHz リファレンス クロック)

NET "cgator_wraper/rport/pcie_clocking_i/clk_250" TNM_NET = "CLK_250" ;

TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2.5 HIGH 50 % PRIORITY 1;



ルート ポート (125MHz リファレンス クロック)

NET "cgator_wraper/rport/pcie_clocking_i/clk_250" TNM_NET = "CLK_250" ;

TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2 HIGH 50 % PRIORITY 1;



ルート ポート (250MHz リファレンス クロック)

NET "cgator_wraper/rport/pcie_clocking_i/clk_250" TNM_NET = "CLK_250" ;

TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*1 HIGH 50 % PRIORITY 1;



改訂履歴

2009 年 12 月 11 日 - 初期リリース

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33763 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ISE Design Suite 11.4 および 11.5 のリリース ノートおよび既知の問題 N/A N/A
AR# 33946
日付 12/15/2012
ステータス アクティブ
種類 一般
IP