AR# 34094

MIG v3.3、Virtex-6 FPGA DDR2/DDR3/QDRII+/RLDRAM - MMCM CLKFBOUT_MULT_F = 2、3、4 は無効であるため手動で変更する必要あり

説明

Virtex-6 FPGA で MMCM を使用する場合、CLKFBOUT_MULT_F を 1、2、3、4 に設定すると MMCM が停止することがあります。MIG は、デザインで使用される MMCM の VCO 周波数をできるだけ高くなるように CLKFBOUT_MULT_F パラメーター の値を決定します。 VCO 周波数を高くすると、出力クロックのジッターが削減します。

DDR2/DDR3
MIG DDR2/DDR3 デザインでは、この問題が発生する可能性のある MMCM が 2 つあります。1 つは infrastructure.v/.vhd モジュールに、もう 1 つは phy_rdclk_gen.v/.vh に含まれています。

QDRII+/RLDRAM
MIG QDRII+ および RLDRAM デザインには、この問題の影響を受ける MMCM が 1 つ含まれます。MMCM は infrastructure.v/.vhd モジュールに含まれます。

次の表は、CLKFBOUT_MULT_F = 2/3/4 を使用しないで済むように、1 つまたは両方の MMCM のパラメーターで手動で変更する必要があるメモリ クロック範囲を示しています。各 MMCM に影響する周波数の範囲は異なり、パラメータの修正を MMCM の 1 つにのみ入れる必要のあることもあります。

infrastructure.v/.vhd の MMCM では、次の周波数範囲の場合に CLKFBOUT_MULT_F = 4が設定されます (DDR2/DDR3/QDRII+/RLDRAM)。
FPGA スピード グレードFrom (ps)To (ps)From (ps)To (ps)
-133344166
-21875199927783472
-325003124

-2 スピード グレードでは、MIG により CLKFBOUT_MULT_Fが 4 に設定される周波数範囲が 2 つあります。

phy_rdclk_gen.v/.vhd の MMCM では、次の周波数範囲の場合に CLKFBOUT_MULT_F = 4が設定されます (DDR2/DDR3) 。
FPGA スピード グレードFrom (ps)To (ps)From (ps)To (ps)
-133364169
-23336416918751999
-33336416918751999

-2 および -3 スピード グレードでは、MIG により CLKFBOUT_MULT_Fが 4 に設定される周波数範囲が 2 つあります。

infrastructure.v/.vhd の MMCM では、次の周波数範囲の場合に CLKFBOUT_MULT_F = 3 が設定されます (DDR2/DDR3/QDRII+/RDLRAM)。
FPGA スピード グレードFrom (ps)To (ps)
-125003333
-220842777
-318752499


phy_rdclk_gen.v/.vhd の MMCM では、次の周波数範囲の場合に CLKFBOUT_MULT_F = 3 が設定されます (DDR2/DDR3)。
FPGA スピード グレードFrom (ps)To (ps)From (ps)To (ps)
-125023335
-22502333520852500
-32502333520852500



infrastructure.v/.vhd の MMCM では、次の周波数範囲の場合に CLKFBOUT_MULT_F = 2 が設定されます (DDR2/DDR3/QDRII+/RLDRAM)。
FPGA スピード グレードFrom (ps)To (ps)
-12223
2499
-220002083
-3NANA


phy_rdclk_gen.v/.vhd の MMCM では、次の周波数範囲の場合に CLKFBOUT_MULT_F = 2 が設定されます (DDR2/DDR3)。
FPGA スピード グレードFrom (ps)To (ps)
-125012501
-220002084
-320002084


ISE 11.4 ツールではエラーが生成されず、ハードウェアで問題が検出されます。ISE 11.5 では、新しい DRC が原因で次の MAP エラーが発生します。

ERROR:LIT:586 - MMCM_ADV symbol "physical_group_u_infrastructure/clk_pll/u_infrastructure/u_mmcm_adv" has attribute CLKFBOUT_MULT_F set to a value that is outside the valid range of 5 to 64.


MMCM カウンター設定、位相シフト、および可変ファイン位相シフトのすべての設定の組み合わせによっては、ハードウェアで CLKOUTn 位相シフトが不正になることがあります。この詳細は、(ザイリンクス アンサー 33849) を参照してください。

ソリューション


この問題を回避するには、CLKFBMULT_OUT パラメーターが 2/3/4 に設定されず、VCO 周波数が最大になるよう MMCM パラメーターを手動で変更する必要があります。

infrastructure.v での回避方法 :

メモ : この手順は、CLKFBOUT_MULT_F が通常 2/3/4 に設定されてしまう周波数範囲の場合にのみ実行してください。
メモ : 例は、Verilog のみです。VHDL パラメーターの名前は同じで、次の手順に従う必要があります。



1. 最上位の MIG の RTL モデルを開きます。 サンプル デザインでは、example_top.v/.vhd を開きます。ユーザー デザインでは、core_name.v/.vhd を開きます。

2. モジュール宣言で次のパラメーターを検索します。

parameter CLKFBOUT_MULT_F = 4,
// write PLL VCO multiplier.
parameter DIVCLK_DIVIDE = 2,
// write PLL VCO divisor.
parameter CLKOUT_DIVIDE = 2,
// VCO output divisor for fast (memory) clocks.

3. M (CLKFBOUT_MULT_F) 対 D (DIVCLK_DIVIDE) の関係を保持するようにパラメーターを変更します。 CLKOUT_DIVIDE パラメーターは変更しないでください。
  • MIG で生成された CLKFBOUT_MULT_F 値が 2 の場合、M (CLKFBOUT_MULT_F) および D (DIVCLK_DIVIDE) は 3 で乗算する必要があります。
  • MIG で生成された CLKFBOUT_MULT_F 値が 3 または 4 の場合、M (CLKFBOUT_MULT_F) および D (DIVCLK_DIVIDE) は 2 で乗算する必要があります。


phy_rdclk_gen.v での回避方法 :
メモ : この手順は、CLKFBOUT_MULT_F が通常 2/3/4 に設定されてしまう周波数範囲の場合にのみ実行してください。
メモ : 例は、Verilog のみです。VHDL パラメーターの名前は同じで、次の手順に従う必要があります。



1. モジュール phy_rdclk_gen.v/.vhd を開きます。

2. MMCM の "u_mmcm_clk_base" および次のパラメーター (示されているのは Verilog 構文) を検索します。
.DIVCLK_DIVIDE (DIVCLK_DIVIDE),
.CLKFBOUT_MULT_F (CLKFBOUT_MULT),

3. パラメーターを増分します。
  • MIG で生成された CLKFBOUT_MULT_F 値が 2 の場合、両方のパラメーターを 3 倍にします。
.DIVCLK_DIVIDE (3 * DIVCLK_DIVIDE),
.CLKFBOUT_MULT_F (3 * CLKFBOUT_MULT),
  • MIG で生成された CLKFBOUT_MULT_F 値、3 および 4 は、2 倍にします。
.DIVCLK_DIVIDE (2 * DIVCLK_DIVIDE),
.CLKFBOUT_MULT_F (2 * CLKFBOUT_MULT),


ISE 12.1 で配布される MIG v3.4 では、正しい M および D 値が自動的に設定され、2/3/4 の設定が回避されます。



最上位の乗算器および phy_rdclk_gen.v が一致しない可能性があります。この場合は、これらをそれぞれ乗算できます。これらの 2 つのファイルの比率はそれでも 1:1 になるので問題は発生しません。



たとえば、最上位で 3 倍、phy_rdclk_gen.v で 2 倍に乗算できます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34019 ISE Design Suite 11.4.1 - Virtex-6 FPGA サービス パックの既知の問題 N/A N/A

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AR# 34094
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP