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  3. AR# 34146: Virtex-6 Integrated Block Wrapper v1.4 for PCI Express - Timing Analysis Fails "Pin to Pin Skew Constraint" after Installing 11.4.1

AR# 34146

Virtex-6 Integrated Block Wrapper v1.4 for PCI Express - 11.4.1 をインストールするとタイミング解析でピン間スキュー制約が満たされない

説明

ISE 11.4.1 デザイン ツール アップデートをインストールすると、Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express を使用するデザインでタイミング スコアが 0 であるのにもかかわらず、ピン間スキュー制約が満たされません。11.4.1 の既知の問題は、(ザイリンクス アンサー 34019) を参照してください。

ソリューション


PAR レポートに次のように表示されます。

Article 34146 Figure 1
Article 34146 Figure 1


タイミング レポートには、次のように表示されます。

Article 34146 Figure 2
Article 34146 Figure 2


このエラーは無視しても問題ありません。 これはソフトウェアによる不正なスキュー解析が原因であり、正規のエラーではありません。この問題は、ISE 12.1 で修正されています。

改訂履歴
2010/01/26 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34019 ISE Design Suite 11.4.1 - Virtex-6 FPGA サービス パックの既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34019 ISE Design Suite 11.4.1 - Virtex-6 FPGA サービス パックの既知の問題 N/A N/A
AR# 34146
日付 01/21/2013
ステータス アクティブ
種類 既知の問題
デバイス
IP