AR# 34204

MIG v3.0 ~ 3.3、Virtex-6 FPGA DDR2/DDR3 - OCB モニターの問題が原因でハードウェアでの読み出しレベリング ステージ 2 でエラーが発生する

説明

MIG 3.3 で生成された Virtex-6 DDR2/DDR3 デザインで、一部のロジックの配置 (ロケーション) が原因で、キャリブレーション中の読み出しレベリング ステージ 2 を完了できなくなることがあります。読み出しレベリング ステージ 2 でエラーが発生していることは、dbg_rdvl_done[1:0] = 01 で示されます。この問題はハードウェアでのみ発生します。シミュレーションではキャリブレーションは正常に完了します。この問題は、OSERDES クロック位相キャリブレーション中に使用される出力回路バッファー (OCB) モニターの使用および配置に関係しています。OCB モニターの詳細は、『Virtex-6 FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG406) を参照してください。このガイドの「DDR2 および DDR3 SDRAM メモリ インターフェイス ソリューション」→「コア アーキテクチャ」→「PHY」セクションに詳細が記載されています。必要な回避策はこのアンサーに記載されています。

注記 : この問題は OCB モニターの配置に関連しているので、すべてのデザインで発生するわけではありません。まず、このアンサーにある回避策を試してください。回避策を試しても問題が解決しない場合は、ウェブケースを開いてください。どのユーザーも 5 月に ISE 12.1 で利用可能になる MIG v3.4 Virtex-6 FPGA DDR2/DDR3 デザインにアップデートしてください。このアンサーの回避策は一時的なものです。完全にインプリメントされた修正は v3.4 デザインで利用可能になります。

ソリューション

回避策

ステージ 2 のキャリブレーション中にデザインにエラーが発生する場合、OCB モニターをオフにし、デザインを再インプリメントします。これによりほとんどのケースで問題を解決できます。これは、ISE Design Suite 12.1 で MIG v3.4 が利用可能になるまでの一時的な回避策です。

手順 1

最上位 MIG の RTL モデルを開きます。example_design/rtl/ip_top/example_top.v/.vhd または user_design/rtl/ip_top/core_name.v/.vhd です。

手順 2

OCB_MONITOR パラメータを検索し、その設定を「ON」から 「OFF」に変更します。

元の設定 :

parameter OCB_MONITOR = "ON",

変更後 :

parameter OCB_MONITOR = "OFF",

手順 3

デザインを再インプリメントし、出力 BIT ファイルをハードウェアで実行します。キャリブレーション エラーが引き続き発生する場合は、 ウェブケースを開いてください。

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

AR# 34204
日付 08/02/2012
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
IP