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AR# 34308

MIG Virtex-6 DDR3/DDR2 - ピン配置およびバンク要件が満たされているかどうかの確認

説明

ハードウェア テストでデバッグ問題が発生したら、まずピン配置を確認してから、Virtex-6 DDR2/DDR3 デザインのバンク要件を確認します。これらのガイドラインは、MIG ツール内の [Description] タブか 『Virtex-6 FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG406) の「Design Guidelines」セクションに記述されています。
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf

MIG 出力デザインが変更されない場合は、これらの要件に従っていますが、UCF ファイルを変更した場合、その変更がデザイン要件を満たしているかどうか確認する必要があります。

このアンサーには、配置変更に関する追加情報と、よく質問のあるデザイン要件に関する詳細な情報が含まれます。

メモ : このアンサーは、ザイリンクス ソリューション センター (Xilinx Answer 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関連するすべての質問が集められています。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


(ザイリンクス アンサー 34383) - すべてのデザイン要件を満たすようにカスタムの UCF を作成または MIG UCF を修正する方法
(ザイリンクス アンサー 35085) - Virtex-6 DDR2/DDR3 デザイン スパンに含めることのできるバンク数
(ザイリンクス アンサー 34317) - アドレス/制御グループの内部列の使用方法
(ザイリンクス アンサー 34390) - データ グループの内部/外部列の使用方法
(ザイリンクス アンサー 33268) - 複数コントローラを使用する場合の MMCM リソースの共有
(ザイリンクス アンサー 33607) - MIG 出力7のデータ バイトの入れ替え
(ザイリンクス アンサー 34477) - キャプチャ (CPT) ロジックのピン禁止制約と LOC 制約が UCF に含まれる理由と移動の可能性について
(ザイリンクス アンサー 34540) - 再同期 (RSYNC) ロジックのピン禁止制約と LOC 制約が UCF に含まれる理由と移動の可能性について
(ザイリンクス アンサー 34543) - DQS ピンの Clock Capable I/O (CCIO) ピンへの割り当て
(ザイリンクス アンサー 34570) - コントローラ 1 つのデザインのバンク内での DDR グループの最大化とバンクのアドレス/制御の分割、DM などのインターフェイス信号の削除、内部 VREF と DCI カスケードの仕様について

(ザイリンクス アンサー 39067)- MIG Virtex-6 DDR2 - AXI インターフェイスがイネーブルになった状態で DDR2 MIG v3.6 デザインを作成すると BUFIO ピンがドロップダウン リストから選択できないこれはなぜですか。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34322 MIG 7 Series および Virtex-6 DDR2/DDR3 - MIG オプション N/A N/A

関連アンサー レコード

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35085 MIG Virtex-6 DDR2/DDR3 - FPGA バンクでのデザイン要件 N/A N/A
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34386 MIG 7 Series および Virtex-6 DDR2/DDR3 - UCF 検証とデザインおよび UCF のアップデート機能 N/A N/A
AR# 34308
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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