AR# 34392

MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 ソリューション センター デザイン アシスタント - 再順序付けコントローラーの効率

説明


このアンサーでは、7 シリーズおよび Virtex-6 FPGA DDR3/DDR2 デザインのコントローラの効率に重点をおいて説明します。関連情報は次を参照してください。

注記 : このアンサーはザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


再順序付けの効率

7 シリーズおよび Virtex-6 DDR3/DDR2 デザインには、効率の高いコントローラーが再順序付けロジックと共に含まれています。 このロジックは受信要求を並び換えてデータのスループットとレイテンシを最適化します。このロジックおよびコントローラーは、ほぼすべての転送パターンでデータを効率よく転送するように設計されています。詳細は、Xcell の記事を参照してください。 Virtex-6 コントローラーでは以前のアーキテクチャに比べてこの効率が大幅に向上しています。

コントローラーの効率は使用しているアドレス/パターンによって大きく左右されます。特定アプリケーションの効率性を判断するには、デザインをそのアプリケーションのアドレス/伝送パターンでシミュレーションすることが重要です。デザインで使用しているバンク マシンの数を変更することで効率性を高めることが可能です。バンク マシンの数の変更や再シミュレーションにより、ターゲット アドレス/伝送パターンに改善が見られます。

再順序付けの仕組みの詳細は、7 シリーズおよび Virtex-6 FPGA のメモリ インターフェイス ソリューション ユーザー ガイド、UG586 およびUG406 の「DDR2 and DDR3 SDRAM Memory Interface Solution」→「Core Architecture」→「Memory Controller」→「Reorder」セクションを参照してください。

再順序付けロジックのイネーブル/ディスエーブル

再順序付けはデフォルトで使用されますが、オフにして、ORDERING パラメーターを NORM または STRICT に設定することにより制御できます。NORM に設定するとメモリ コントローラーでの再順序付けアルゴリズムがイネーブルになり、STRICT に設定するとディスエーブルになります。この ORDERING オプションは、MIG ツールで設定できます。ORDERING パラメーターの使用に関する詳細は、7 シリーズおよび Virtex-6 FPGA のメモリ インターフェイス ソリューション ユーザー ガイド、UG586 およびUG406 の「DDR2 and DDR3 SDRAM Memory Interface Solution」→「Customizing the Core」セクションを参照してください。

その他の情報

改訂履歴
2012/09/18 - 若干の更新
2011/02/15 - XCELL の記事へのリンクをアップデート

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34942 MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 ソリューション センター - デザイン アシスタント - 再順序付けコントローラー ロジック N/A N/A

関連アンサー レコード

AR# 34392
日付 02/03/2013
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP