AR# 34432

説明

このアンサーには、Virtex-6 FPGA コネクティビティ キットおよびそのターゲット リファレンス デザインのリリース ノートおよび既知の問題がリストされています。

キットを使用している際に発生する可能性のある問題を回避するために役立つ内容を記載しています。

Virtex-6 FPGA コネクティビティ キット v1.0 には、次のコンポーネントが含まれています。

ソフトウェア :

• ISE Design Suite
• Fedora 10 LiveCD (32 ビット カーネル v2.6.27)

• XC6VLX240T-1-FF1156 FPGA を搭載する ML605 ボード
• CX4 1 つ、SATA 2 つ、および 8 つの SMA コネクターを備えた Vita 57.1 FMC ドーター カード

ソリューション

次のバージョンの Virtex-6 FPGA コネクティビティ キット ターゲット リファレンス デザインがあります。

シリコンのバージョンの確認方法については、(ザイリンクス アンサー 37579) を参照してください。

13.1 より以前のデザインでは、Virtex-6 GTX トランシーバーの Delay Aligner に関する回避策が必要な場合があります。

詳細は、(ザイリンクス アンサー 39430)、(ザイリンクス アンサー 39456)、および (ザイリンクス アンサー 39492) を参照してください。

デザイン バージョンが 13.2 よりも古い場合は、TRCE/Timing Analyzer で、Virtex-6 36Kb ブロック RAM (RAMB36E1)、18Kb RAM(RAMB18E1)、および 18Kb FIFO (FIFO18E1) の制御信号が、SDP、TDP、または ECC モードで使用されていると、正しく解析されません。

これが原因で、セットアップおよびホールド タイム違反がレポートされない可能性があります。 

これらの違反により読み出しおよび書き込みエラーが発生します。 

詳細は、(ザイリンクス アンサー 42444) を参照してください。

Virtex-6 FPGA コネクティビティ キット TRD v1.0 (ISE 11.4、CES シリコン)

• シリコン
  • このキットには、CES v1.1 シリコンが含まれています。詳細は ES エラッタを参照してください。
• IP コア
  • PCIe : Virtex-6 Integrated Block Wrapper for PCI Express のバージョン 1.3 のみが ES デバイスで正確に機能します。
    このため、1.4 にはアップデートしないでください。詳細は、(ザイリンクス アンサー 34033) を参照してください。
  • XAUI : この TRD には、(ザイリンクス アンサー 33488) および (ザイリンクス アンサー 33649) で説明されている XAUI に関連した問題の修正が含まれています。
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン (TRD)
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • この TRD に含まれるソフトウェア ドライバーでは、XAUI バッファー サイズは 16K に設定されています。
    コンピューターによっては、これにより OS の速度が遅くなったり、停止したりします。
    ソリューションについては、(ザイリンクス アンサー 34654) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe が Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• 『Virtex-6 FPGA コネクティビティ ターゲット リファレンス デザイン ユーザー ガイド』 (UG372)
  • (UG372) に記載されているブロック RAM 使用数が、MAP または PAR プロセスでレポートされる数と一致しません。(ザイリンクス アンサー 34651) を参照してください。
  • (UG372) のレジスタの説明のセクションにある完了バイト カウントのレジスタ値は、0x001D ではなく、0x001C です。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。

ISE 11.5 はサポートされていません。11.5 にはアップグレードしないでください。アップデートについては、(ザイリンクス アンサー 34432) を参照してください。

• TRD は ModelSim 6.4b および ModelSim Questa 6.5a でシミュレーションされています。
• ISim はサポートされていません。
• サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.1 (ISE 12.1、CES シリコン)

• シリコン
  • このキットには、CES v1.1 シリコンが含まれています。詳細は ES エラッタを参照してください。
• IP コア
  • PCIe : TRD では Virtex-6 Integrated Block Wrapper for PCI Express v1.3 rev1 が使用されています。
    バージョン 1.3 の IP のみが ES デバイスで正確に機能します。
    1.4 にはアップデートしないでください。詳細は、(ザイリンクス アンサー 34033) を参照してください。
     
  • PCIe : PCIe のリンクが確立しない、または コールド ブートで x1 でのみ確立されることがあります。(ザイリンクス アンサー 35426) を参照してください。
    この状態が発生した場合は、ウォーム リブートを実行すると問題を修正できるはずです。
     
  • XAUI : この TRD には、(ザイリンクス アンサー 33488) および (ザイリンクス アンサー 33649) で説明されている XAUI に関連した問題の修正が含まれています。
    v9.1 コアのみが ES パーツで検証されています。
    これよりも新しいバージョンにアップデートしないでください。
     
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。 (ザイリンクス アンサー 34652) を参照してください。
     
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン (TRD)
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• 『Virtex-6 FPGA コネクティビティ ターゲット リファレンス デザイン ユーザー ガイド』 (UG372)
  • (UG372) のレジスタの説明のセクションにある完了バイト カウントのレジスタ値は、0x001D ではなく、0x001C です。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • Project Navigator - UCF ファイルからの制約が無視されます。(ザイリンクス アンサー 35677) を参照してください。
  • TRD は ModelSim 6.4b および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.1 (ISE 12.1、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。 (ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• 『Virtex-6 FPGA コネクティビティ ターゲット リファレンス デザイン ユーザー ガイド』 (UG372)
  • (UG372) のレジスタの説明のセクションにある完了バイト カウントのレジスタ値は、0x001D ではなく、0x001C です。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • Project Navigator - UCF ファイルからの制約が無視されます。(ザイリンクス アンサー 35677) を参照してください。
  • TRD は ModelSim 6.4b および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.2 (ISE 12.2、CES シリコン)

• シリコン
  • このキットには、CES v1.1 シリコンが含まれています。詳細は ES エラッタを参照してください。
• IP コア
  • PCIe : TRD では Virtex-6 Integrated Block Wrapper for PCI Express v1.3 rev2 が使用されています。
    バージョン 1.3 の IP のみが ES デバイスで正確に機能します。
    1.4 にアップデートしないでください。(ザイリンクス アンサー 34033) を参照してください。
  • PCIe: Virtex-6 FPGA Integrated Block Wrapper v1.3 rev 2 - アップデートされた GT 設定については、(ザイリンクス アンサー 36677) を参照してください。
  • XAUI : この TRD には、(ザイリンクス アンサー 33488) および (ザイリンクス アンサー 33649) で説明されている XAUI に関連した問題の修正が含まれています。
    v9.1 コアのみが ES パーツで検証されています。
    これよりも新しいバージョンにアップデートしないでください。
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
  • 『Virtex-6 FPGA コネクティビティ ターゲット リファレンス デザイン ユーザー ガイド』 (UG372)
  • (UG372) のレジスタの説明のセクションにある完了バイト カウントのレジスタ値は、0x001D ではなく、0x001C です。
• 『Virtex-6 FPGA コネクティビティ ターゲット リファレンス デザイン ユーザー ガイド』 (UG372)
  
  • (UG372) のレジスタの説明のセクションにある完了バイト カウントのレジスタ値は、0x001D ではなく、0x001C です。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.4b および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.2 (ISE 12.2、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • PCIe : Virtex-6 FPGA Integrated Block Wrapper v1.5 - アップデートされた GT 設定については、(ザイリンクス アンサー 36677) を参照してください。
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• 『Virtex-6 FPGA コネクティビティ ターゲット リファレンス デザイン ユーザー ガイド』 (UG372)
  
  • (UG372) のレジスタの説明のセクションにある完了バイト カウントのレジスタ値は、0x001D ではなく、0x001C です。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.4b および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.3 (ISE 12.3、CES シリコン)

• シリコン
  • このキットには、CES v1.1 シリコンが含まれています。詳細は ES エラッタを参照してください。
• IP コア
  • PCIe : TRD では Virtex-6 Integrated Block Wrapper for PCI Express v1.3 が使用されています。バージョン 1.3 の IP のみが ES デバイスで正確に機能します。このため、1.4 にはアップデートしないでください。詳細は、(ザイリンクス アンサー 34033) を参照してください。
  • XAUI : この TRD には、(ザイリンクス アンサー 33488) および (ザイリンクス アンサー 33649) で説明されている XAUI に関連した問題の修正が含まれています。v9.1 コアのみが ES パーツで検証されています。これよりも新しいバージョンにアップデートしないでください。
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.5c および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.3 (ISE 12.3、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.5c および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.0 (AXI4 プロトコル、ISE 12.3、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.5c および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

 Virtex-6 コネクティビティ キット TRD v1.4 (ISE 12.4、CES シリコン)

• シリコン
  • このキットには、CES v1.1 シリコンが含まれています。詳細は ES エラッタを参照してください。
• IP コア
  • PCIe : TRD では Virtex-6 Integrated Block Wrapper for PCI Express v1.3 が使用されています。バージョン 1.3 の IP のみが ES デバイスで正確に機能します。このため、1.4 にはアップデートしないでください。詳細は、(ザイリンクス アンサー 34033) を参照してください。
  • XAUI : この TRD には、(ザイリンクス アンサー 33488) および (ザイリンクス アンサー 33649) で説明されている XAUI に関連した問題の修正が含まれています。v9.1 コアのみが ES パーツで検証されています。これよりも新しいバージョンにアップデートしないでください。
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe が Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.5c および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 コネクティビティ キット TRD v1.4 (ISE 12.4、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe が Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.5c および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 FPGA コネクティビティ キット TRD v1.1 (AXI4 プロトコル、ISE 12.4、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe が Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.5c および ModelSim Questa 6.5a でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 コネクティビティ キット TRD v1.2 (AXI4 プロトコル、ISE 13.1、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
  • このバージョン以降の TRD では、Project Navigator フローはサポートされません。
  • このバージョンのデザインは、それ以前のバージョンのドライバーと下位互換性はありません。
    現在のバージョンのデザインで以前のバージョンのドライバーを使用すると、GUI に表示されるパフォーマンスの値は 0 になります。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.6d および ModelSim Questa 6.6c でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

Virtex-6 コネクティビティ キット TRD v1.3 (AXI4 プロトコル、ISE 13.2、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
  • このバージョン以降の TRD では、Project Navigator フローはサポートされません。
  • このバージョンのデザインは、それ以前のバージョンのドライバーと下位互換性はありません。
    現在のバージョンのデザインで以前のバージョンのドライバーを使用すると、GUI に表示されるパフォーマンスの値は 0 になります。
  • Windows 上で PlanAhead フローを使用する場合、13.2 でリリースされた TRD ではそのままではタイミングが満たされません。(ザイリンクス アンサー 43097) にあるソリューションを参照してください。
  • Linux コンピューターで TRD をテストしていると、アプリケーション GUI が正しく読み込まれないことがあります。(ザイリンクス アンサー 44362) にあるソリューションを参照してください。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.6d および ModelSim Questa 6.6d でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

  • Windows ドライバーは Windows XP 32 ビット システム (英語版 SP3) でテストされ動作することが確認されています。Windows 7 および Windows XP の 64 ビット システムなどはまだサポートされていません。

    Windows ドライバーのソース コードを変更した場合は、再コンパイルする必要があります。
    TRD ユーザー ガイド (UG379) の付録 D には、Windows デバイス ドライバー キット (WDK) を使用して Windows ドライバーをコンパイルする手順が説明されています。
    WDK には、フリー ビルドとチェックド ビルドという 2 つの環境があります。
    フリー ビルドには問題はありません。
    チェックド ビルドの場合は、ドライバーのコンパイルおよび読み込みには問題はないのですが、GUI を起動してテストを実行するときに、システムが停止する可能性があります。

Virtex-6 コネクティビティ キット TRD v1.4 (AXI4 プロトコル、ISE 13.3、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
  • このバージョン以降の TRD では、Project Navigator フローはサポートされません。
  • このバージョンのデザインは、それ以前のバージョンのドライバーと下位互換性はありません。
    現在のバージョンのデザインで以前のバージョンのドライバーを使用すると、GUI に表示されるパフォーマンスの値は 0 になります。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.6d および ModelSim Questa 6.6d でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

  • Windows ドライバーは Windows XP 32 ビット システム (英語版 SP3) でテストされ動作することが確認されています。Windows 7 および Windows XP の 64 ビット システムなどはまだサポートされていません。

Virtex-6 コネクティビティ キット TRD v1.5 (AXI4 プロトコル、ISE 13.4、プロダクション シリコン)

• シリコン
  • このキットには、プロダクション シリコンが含まれています。
• IP コア
  • メモリ コントローラー (MIG) : この TRD にはカスタム MIG ファイルが使用されています。(ザイリンクス アンサー 34652) を参照してください。
  • Northwest Logic のリリース ノートは TRD に含まれています。
• ターゲット リファレンス デザイン
  • タイミングの問題は (ザイリンクス アンサー 34650) を参照してください。
  • DDR3 が初期化しません。(ザイリンクス アンサー 34655) を参照してください。
  • PCIe は Gen1 のみにトレインします。(ザイリンクス アンサー 34657) を参照してください。
  • このバージョン以降の TRD では、Project Navigator フローはサポートされません。
  • このバージョンのデザインは、それ以前のバージョンのドライバーと下位互換性はありません。
    現在のバージョンのデザインで以前のバージョンのドライバーを使用すると、GUI に表示されるパフォーマンスの値は 0 になります。
• ツール
  • TRD ソース ファイルは Verilog のみです。
  • TRD は Synplicity では合成されていません。
  • TRD は ModelSim 6.6d および ModelSim Questa 6.6d でシミュレーションされています。
  • ISim はサポートされていません。
  • サポートされている Linux バージョンは、キットに含まれている Fedora 10 Linux Live CD に記載されています。

  • Windows ドライバーは Windows XP 32 ビット システム (英語版 SP3) でテストされ動作することが確認されています。Windows 7 および Windows XP の 64 ビット システムなどはまだサポートされていません。

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

関連アンサー レコード