このアンサーには、Virtex-6 FPGA コネクティビティ キットおよびそのターゲット リファレンス デザインのリリース ノートおよび既知の問題がリストされています。
キットを使用している際に発生する可能性のある問題を回避するために役立つ内容を記載しています。
Virtex-6 FPGA コネクティビティ キット v1.0 には、次のコンポーネントが含まれています。
ソフトウェア :
次のバージョンの Virtex-6 FPGA コネクティビティ キット ターゲット リファレンス デザインがあります。
Virtex-6 コネクティビティ TRD |
シリコン |
ISE |
PCIe |
XAUI |
メモリ コントローラー (MIG) |
v1.0 |
CES |
11.4 |
v1.3 |
v9.1 |
v3.3 |
v1.1 |
CES |
12.1 |
v1.3 + rev1 パッチ |
v9.1 |
v3.4 |
v1.1 |
プロダクション |
12.1 |
v1.5 |
v9.2 |
v3.4 |
v1.2 |
CES |
12.2 |
v1.3 + rev2 パッチ |
v9.1 |
v3.5 |
v1.2 |
プロダクション |
12.2 |
v1.5 |
v9.2 |
v3.5 |
v1.3 |
CES |
12.3 |
v1.3 + rev2 パッチ |
v9.1 |
v3.6 |
v1.3 |
プロダクション |
12.3 |
v1.6 |
v9.2 |
v3.6 |
v1.0 (AXI4 プロトコルをサポート) |
プロダクション |
12.3 |
v2.1 |
v9.2 |
v3.6 |
v1.4 |
CES |
12.4 |
v1.3 + rev2 パッチ |
v9.1 |
v3.6.1 |
v1.4 |
プロダクション |
12.4 |
v1.6 |
v9.2 |
v3.6.1 |
v1.1 (AXI4 プロトコルをサポート) |
プロダクション |
12.4 |
v2.2 |
v9.2 |
v3.6.1 |
v1.2 (AXI4 プロトコルをサポート) |
プロダクション |
13.1 |
v2.3 |
v10.1 |
v3.7 |
v1.3 (AXI4 プロトコルをサポート) |
プロダクション |
13.2 |
v2.4 |
v10.1 |
v3.8 |
v1.4 (AXI4 プロトコルをサポート) |
プロダクション |
13.3 |
v2.4 |
v10.1 |
v3.9 |
v1.5 (AXI4 プロトコルをサポート) |
プロダクション |
13.4 |
v2.5 |
v10.2 |
v3.91 |
シリコンのバージョンの確認方法については、(ザイリンクス アンサー 37579) を参照してください。
13.1 より以前のデザインでは、Virtex-6 GTX トランシーバーの Delay Aligner に関する回避策が必要な場合があります。
詳細は、(ザイリンクス アンサー 39430)、(ザイリンクス アンサー 39456)、および (ザイリンクス アンサー 39492) を参照してください。
デザイン バージョンが 13.2 よりも古い場合は、TRCE/Timing Analyzer で、Virtex-6 36Kb ブロック RAM (RAMB36E1)、18Kb RAM(RAMB18E1)、および 18Kb FIFO (FIFO18E1) の制御信号が、SDP、TDP、または ECC モードで使用されていると、正しく解析されません。
これが原因で、セットアップおよびホールド タイム違反がレポートされない可能性があります。
これらの違反により読み出しおよび書き込みエラーが発生します。
詳細は、(ザイリンクス アンサー 42444) を参照してください。
Virtex-6 FPGA コネクティビティ キット TRD v1.0 (ISE 11.4、CES シリコン)
ISE 11.5 はサポートされていません。11.5 にはアップグレードしないでください。アップデートについては、(ザイリンクス アンサー 34432) を参照してください。
Virtex-6 FPGA コネクティビティ キット TRD v1.1 (ISE 12.1、CES シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.1 (ISE 12.1、プロダクション シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.2 (ISE 12.2、CES シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.2 (ISE 12.2、プロダクション シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.3 (ISE 12.3、CES シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.3 (ISE 12.3、プロダクション シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.0 (AXI4 プロトコル、ISE 12.3、プロダクション シリコン)
Virtex-6 コネクティビティ キット TRD v1.4 (ISE 12.4、CES シリコン)
Virtex-6 コネクティビティ キット TRD v1.4 (ISE 12.4、プロダクション シリコン)
Virtex-6 FPGA コネクティビティ キット TRD v1.1 (AXI4 プロトコル、ISE 12.4、プロダクション シリコン)
Virtex-6 コネクティビティ キット TRD v1.2 (AXI4 プロトコル、ISE 13.1、プロダクション シリコン)
Virtex-6 コネクティビティ キット TRD v1.3 (AXI4 プロトコル、ISE 13.2、プロダクション シリコン)
Windows ドライバーは Windows XP 32 ビット システム (英語版 SP3) でテストされ動作することが確認されています。Windows 7 および Windows XP の 64 ビット システムなどはまだサポートされていません。
Windows ドライバーのソース コードを変更した場合は、再コンパイルする必要があります。Virtex-6 コネクティビティ キット TRD v1.4 (AXI4 プロトコル、ISE 13.3、プロダクション シリコン)
Windows ドライバーは Windows XP 32 ビット システム (英語版 SP3) でテストされ動作することが確認されています。Windows 7 および Windows XP の 64 ビット システムなどはまだサポートされていません。
Virtex-6 コネクティビティ キット TRD v1.5 (AXI4 プロトコル、ISE 13.4、プロダクション シリコン)
Windows ドライバーは Windows XP 32 ビット システム (英語版 SP3) でテストされ動作することが確認されています。Windows 7 および Windows XP の 64 ビット システムなどはまだサポートされていません。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
43750 | ザイリンクス ボードおよびキット ソリューション センター - 主な問題 | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
44362 | Linux コンピューターで Application GUI (13.2、v1.3) が正しく読み込まれない | N/A | N/A |
43097 | Virtex-6 FPGA コネクティビティ キット TRD - 32 ビット OS 上で PlanAhead フローを実行するとタイミングが満たされない | N/A | N/A |
34657 | Virtex-6 FPGA Connectivity Kit TRD - PCI-e が Gen1 にしかトレーニングされない | N/A | N/A |
34655 | Virtex-6 FPGA Connectivity Kit TRD - DDR3 の初期化エラー | N/A | N/A |
34654 | Virtex-6 FPGA Connectivity Kit TRD - デフォルトの XAUI バッファ サイズを変更する方法 | N/A | N/A |
34652 | Virtex-6 FPGA コネクティビティ キット TRD - TRD はカスタム MIG ファイルを使用 | N/A | N/A |
34651 | Virtex-6 FPGA Connectivity Kit TRD - ブロック RAM の使用率 | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
44362 | Linux コンピューターで Application GUI (13.2、v1.3) が正しく読み込まれない | N/A | N/A |
34657 | Virtex-6 FPGA Connectivity Kit TRD - PCI-e が Gen1 にしかトレーニングされない | N/A | N/A |
34655 | Virtex-6 FPGA Connectivity Kit TRD - DDR3 の初期化エラー | N/A | N/A |
34654 | Virtex-6 FPGA Connectivity Kit TRD - デフォルトの XAUI バッファ サイズを変更する方法 | N/A | N/A |
34652 | Virtex-6 FPGA コネクティビティ キット TRD - TRD はカスタム MIG ファイルを使用 | N/A | N/A |
34651 | Virtex-6 FPGA Connectivity Kit TRD - ブロック RAM の使用率 | N/A | N/A |
34033 | Virtex-6 Integrated Block Wrapper for PCI Express - Viretx-6 エンジニアリング サンプル (ES) シリコンでは v1.3 rev 2 (または v1.3 のそれ以降のリビジョン) しか使用できない | N/A | N/A |
42444 | デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある | N/A | N/A |
39430 | Virtex-6 GTX トランシーバー - Delay Aligner のエラッタおよび回避策 | N/A | N/A |
37579 | ザイリンクス評価キットのデバイスはエンジニアリング サンプル (ES) かプロダクション シリコンか | N/A | N/A |
35677 | 12.1 Project Navigator - UCF ファイルの制約が無視される | N/A | N/A |
AR# 34432 | |
---|---|
日付 | 01/26/2015 |
ステータス | アクティブ |
種類 | 既知の問題 |
デバイス | |
Boards & Kits |