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AR# 34543

MIG Virtex-6 DDR2/DDR3 - DQS I/O の配置

説明

MIG Virtex-6 DDR2/DDR3 デザインは、内部生成されたクロックを使用し読み出し中に DQ のデータを取り込みます。Virtex-5 DDR2 など以前の MIG デザインでは DQS ストローブがデータの取り込みに使用されていました。DQS はデータの取り込みに使用されないのですが、クロック対応 I/O (CCIO) にロックする必要はありますか。

メモ :このアンサー レコードはザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタ には、MIG に関するすべての質問についての回答が含まれます。MIG を含むデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタ から情報を入手してください。

ソリューション

Virtex-6 デザインでは DQS を CCIO サイトにロックする必要はありません。p/n 汎用 I/O (GPIO) ペアにのみ固定する必要があります。代わりに、内部生成されたクロック (CPT および RSYNC) がクロッキング リソースを使用するので、CCIO が必要になります。

Virtex-6 DDR2/DDR3 MIG デザインの PHY クロッキング アーキテクチャを確認するには、『Virtex-6 FPGA Memory Interface Solutions User Guide』 (UG406): http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf にある PHY クロッキング アーキテクチャの図を参照してください。

デザイン/レイアウト ガイドラインは次を参照してください。


DQS を使用してデータの取り込みは行われませんが、電圧/温度の変化による位相シフトに備え、読み出しの間 DQS の位相は監視されます。位相が変化する場合、データ キャプチャ クロックの位相は MMCM 位相シフトを使用して調整されます。

アンサー レコード リファレンス

関連アンサー レコード

AR# 34543
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP
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