AR# 34557

MIG Virtex-6 および 7 シリーズ DDR3 - フライバイ トポロジの要件

説明

DDR3 SDRAM モジュールには、シグナル インテグリティを向上するため、クロック、アドレス、コマンド、および制御信号にフライバイ トポロジが使用されています。 

クロック、アドレス、および制御信号はすべてデイジー チェーン配線され、終端は各トレースの端に配置されます。

ただし、これによりモジュール上の各メモリ デバイスでストローブ (DQS) とクロック (CK) 間にスキューが発生します。 


書き込みレベリングDDR3 SDRAM の新機能で、DDR3 SDRAM デバイスに転送される CK とは独立して、各書き込み DQS をコントローラーで調整できます。

これにより DQS と CK の間のスキューが補正され、tDQSS 仕様が満たされます。

MIG Virtex-6 および 7 シリーズ DDR3 デザインではすべての出力 (シングル コンポーネント、マルチ コンポーネント、および DIMM) で書き込みレベリングが使用されるので、ボードをフライバイ トポロジを使用してレイアウトする必要があります。フライバイ配線トポロジは、クロック、アドレス、および制御ラインに必要です。 

これについては、『Virtex-6 メモリ インターフェイス ソリューション ユーザー ガイド』および『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』の「DDR2 および DDR3 SDRAM メモリ インターフェイス ソリューション (Virtex-6)/DDR3 SDRAM メモリ インターフェイス ソリューション (7 シリーズ)」→「デザインのガイドライン」→「DDR3 SDRAM」→「DDR3 コンポーネントの PCB 配線」セクションを参照してください。


注記 :
このアンサーはザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。

ザイリンクス MIG ソリューション センターでは、MIG に関連するすべての質問に対応しています。

MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

フライバイ トポロジは DDR3 の新機能なので、これは DDR3 の MIG のみの要件です。 

DDR2 デザインは、T ブランチ トポロジを使用してレイアウトしてください。 

MIG デザインでは、書き込みレベリングは DDR3 デザインでのみオンになります。

書き込みレベリングは、最上位 RTL パラメータ WRLVL (WRLVL=''ON'') を使用してオンにします。

書き込みレベリング機能の詳細と MIG Virtex-6 DDR3 デザインでの仕様については、次を参照してください。

改定履歴
2012/08/24 - 7 シリーズの情報を追加

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35094 MIG Virtex-6 および 7 シリーズ DDR3 - 書き込みレベリング N/A N/A
AR# 34557
日付 08/20/2014
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP