2. サポート
  3. AR# 3458: core dump on Win95 platform during fplan run
  4. AR# 34587: MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題

AR# 34587

MIG v3.4 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題

説明

このアンサーは、ISE Design Suite 12.1 でリリースされた Memory Interface Generator (MIG) v3.4 のリリース ノートで、次の情報が記載されています。

  • 一般情報
  • ツール要件
  • 新機能
  • 修正点
  • 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション


一般情報

MIG v3.4 は ISE Design Suite 12.1 で使用できます。

Spartan-3 ジェネレーション、Virtex-4、および Virtex-5 FPGA でサポートされているメモリ インターフェイスおよび周波数の一覧は MIG のユーザー ガイドを参照してください。 
http://japan.xilinx.com/support/documentation/ip_documentation/ug086.pdf

Spartan-6 FPGA MCB でサポートされているメモリ インターフェイスおよび周波数の一覧は『Spartan-6 FPGA Memory Controller User Guide』を参照してください。 
http://japan.xilinx.com/support/documentation/user_guides/ug388.pdf

Virtex-6 FPGA でサポートされているメモリ インターフェイスおよび周波数の一覧は『Virtex-6 FPGA Memory Interface Solutions User Guide』を参照してください。 
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf


ソフトウェア要件
  • ザイリンクス ISE Design Suite 12.1
  • Synplify Pro C-2009.12 をサポート
  • 32 ビット Windows XP
  • 32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット/32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット Windows XP
  • 32 ビット Windows 7
  • 64 ビット SUSE 10
  • 64 ビット/32 ビット Linux Red Hat Enterprise 5.0
  • 64 ビット Windows 7
  • 32 ビット SUSE 10

新機能




  • ISE Design Suite 12.1 ソフトウェアをサポート
  • Virtex-6 FPGA デザインで [Verify UCF and Update Design] オプションをサポート
  • Virtex-6 FPGA デザインでピン選択をサポート
  • Virtex-6 FPGA マルチ コントローラー デザインのデフォルト バンク選択をサポート
  • オートモーティブ Spartan-6 FPGA デバイスをサポート
  • Virtex-6 FPGA の DDR2 および DDR3 SDRAM のデュアル ランク パーツをサポート





修正点

MIG ツール
  • MIG の [Controller Options] ページからスクロール バーを削除
    • CR 471763
  • [PCB Information] ページのテキストを詳細なものに変更
    • CR 536419
  • MIG v3.3 : 1 バンクの 8 ビット インターフェイスにアドレス/制御およびデータを配置することは不可能であることをツールで示す必要がある
    • CR 536626
  • MIG デザインのデータシートに VRN/VRP および VREF ピンの使用法を追加
    • CR 538474
  • デザイン ノートを DOC 形式ではなく XML で提供する機能を変更。特殊文字はすべて削除されました。
    • CR 538714
    • CR 538715
  • Virtex-6 デザインのデュアル ランク パーツのサポートを追加
    • CR 539063
  • [FPGA Options] ページで [Static Calibration Memory Address] オプションを削除
    • CR 542432
  • [FPGA Options] ページで LPDDR デザインに対して [Calibrated Input Termination] オプションを淡色表示
    • CR 542438
  • サポートされるメモリ デバイスに応じて UCF に適切な規格を適用
    • CR 543157
  • mcb1_MEM_MDDR_ODS のパラメータ値を GUI で選択した駆動電流値に対応した値に設定
    • CR 544691
  • [Drive Strength] オプションに [Three-Quarter Strength] を追加し、[One-eighth Strength] オプションを削除
    • CR 545582
  • tREFI パラメーターの範囲を 5 ～ 10.5us から 1 ～ 10.2us に変更
    • CR 547263
  • CLKFBOUT_MULT_F の値が 4 より大きい値になるよう修正
    • CR 551677
Virtex-6 FPGA
  • シミュレーションでメモリ初期化シーケンスがスキップされると MIG が CKE JEDEC 要件に準拠しない
    • CR 548510
  • MIG v3.3-Virtex-6 - 最上位に TZQI パラメータを含める
    • CR 541639
  • infrastructure.v の VCO 周波数の式が不正
    • CR 541611

Virtex-5 FPGA
  • ISE10.1.03 xc5vtx240t-ff1759 MIG 2.3 DDR2 SDRAM が 144 ビット コントローラーで 300MHz の場合にタイミング制約を満たさない
    • CR 546948
  • Write_data_timing スプレッドシートの DQS 列の前後両方に PLL Tstaphaoffset を含める必要がある
    • CR 538026
  • MIG、Virtex-5、QDRII - QDRII データシートの周波数制限が一貫していない
    • CR 545688
Spartan-6 FPGA
  • UCF の CONFIG VCCAUX=2.5; 制約にコメントを追加
    • CR 543583
  • MIG 3.2 - Spartan-6 FPGA デザイン MCB PLLLOCK ピンでタイミングが満たされない
    • CR 539481
  • MIG 3.2 - Spartan-6 FPGA のインダストリアル温度に自動更新サポートを追加
    • CR 538514
Spartan-3 FPGA
  • MIG DDR2 デザインでタイミングが満たされない
    • CR 531350

既知の問題

Virtex-6 FPGA DDR2/DDR3
(ザイリンクス アンサー 35252) MIG v3.0-3.3 Virtex-6 DDR3 - 480-533 MHz 間で実行されるインターフェイスで REFCLK 周波数 (IODELAYCTRL リファレンス クロック) を 300 MHz に設定する必要がある

(ザイリンクス アンサー 35742) MIG v3.0-3.4 Virtex-6 DDR2 SDRAM - DDR2_RAS_N のタイミングが間違っている
(ザイリンクス アンサー 36195) - MAP オプションが原因で dqs_p_iodelay が配線されないというエラーが発生する

Virtex-6 FPGA QDRII+ SRAM
(ザイリンクス アンサー 33289) MIG v3.1、v3.2、v3.3、v3.4 Virtex-6 FPGA QDRII+ - キャリブレーションを問題なく終了するために Samsung シミュレーション モデルに変更を加える必要がある  

Spartan-6 FPGA MCB
../(ザイリンクス アンサー 35978) MIG、MPMC Spartan-6 MCB - ハードウェアで READ バーストの最後のワードでエラーが発生する - すべての MCB デザインでビットストリームのアップデートが必要
../(ザイリンクス アンサー 35976) MIG、MPMC Spartan-6 MCB - デザインがリセット状態から再開せず、再動作させるには電源サイクルが必要となる - SW/ IP アップデートが必要
(ザイリンクス アンサー 35818) Spartan-6 FPGA - DDR2 および DDR3 インターフェイスのメモリ コントローラー ブロック (MCB) パフォーマンスの変更
(ザイリンクス アンサー 35044) 11.5/12.1 Spartan-6 配置 - クロック配置で大型デバイスの PLL_ADV - BUFFPLL_MCB 間の正しい接続が考慮されず MIG/MPMC MCB デザインに影響
/support/answers/.html(ザイリンクス アンサー 35499) MIG v3.4 Spartan-6 トラフィック ジェネレータ - 128 ビット双方向ポート サンプル デザインがハードウェアで機能しない
(ザイリンクス アンサー 35250) MIG Spartan-6 MCB - XST を Windows で実行中 MIG で生成された ise_flow.bat スクリプト ファイルでエラーが発生 
(ザイリンクス アンサー 35238) MIG v3.4 Spartan-6 MCB LPDDR - MIG で生成された ise_flow.bat スクリプト ファイルにビット ファイルを生成するための BitGen コマンドがない
(ザイリンクス アンサー 35245) MIG Spartan-6 MCB - キャリブレーションが完了するまで (cal_done asserts) ユーザー インターフェイスでコマンドを送信できない
(ザイリンクス アンサー 34055) MIG Spartan-6 FPGA MCB - RZQ および ZIO ピンの要件
(ザイリンクス アンサー 34089) MIG Spartan-6 FPGA MCB - MCB アドレス バス (mcbx_dram_addr) の一部のビットが、メモリ デバイスの入力ホールド タイム仕様 (tIH) に違反
(ザイリンクス アンサー 34046) MIG v3.3/v3.4、Spartan-6 LPDDR - [Calibrated Input Termination] および [Un-calibrated Input Termination] オプションはサポートされない
(ザイリンクス アンサー 35289) MIG v3.4、Spartan-6 FPGA LPDDR - LPDDR デザインの実行時、長い書き込みバースト後にトラフィック ジェネレーターがコマンドの送信を停止する
(ザイリンクス アンサー 35290) MIG v3.4、Spartan-6L - 合成ツールとして Synplify Pro を使用し、Spartan-6 低消費電力デバイスをターゲットとしているときのエラー
(ザイリンクス アンサー 35485) MIG Spartan-6 - DDR2 - Synplify Pro を使用するとハードウェアでデータが送信されない
(ザイリンクス アンサー 35057) MIG v3.4, v3.4 - Spartan-6 - MCB が DDR2 初期化シーケンスに違反する

(ザイリンクス アンサー 35869) MIG v3.4 - Spartan-6 - ModelSim PE でサンプル デザインをシミュレーションすると「Iteration limit」というエラー メッセージが表示される

Virtex-5 FPGA Designs
(ザイリンクス アンサー 35248) MIG v3.4 Virtex-5 FPGA - Synplify フローを使用した VHDL デザイン例の出力が、ハードウェアで正しく機能しない

(ザイリンクス アンサー 36335) MIG v3.3、v3.4 Virtex-5 DDR2 - 読み出しバーストの最初または終わりでデータが破損

Virtex-4 FPGA Designs
(ザイリンクス アンサー 35291) MIG v3.4 - Virtex-4 - RLDRAMII - VHDL デザインのシミュレーション中に反復制限エラーが発生する

MIG Tool
(ザイリンクス アンサー 35247) MIG v3.4 Virtex-6 DDR2/DDR3 - 固定ピン配置ツールで VREF サイトを選択できない

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35499 MIG v3.4 Spartan-6 Traffic Generator - 128 ビットの双方向ポートのサンプル デザインがハードウェアで動作しない N/A N/A
35485 MIG Spartan-6 DDR2 - Synplify Pro を使用するとハードウェアでデータが送信されない N/A N/A
35291 MIG v3.4 - Virtex-4 - RLDRAMII - VHDL デザインのシミュレーション中に反復制限エラーが発生する N/A N/A
35290 MIG v3.4、Spartan-6L - 合成ツールとして Synplify Pro を使用し、Spartan-6 低消費電力デバイスをターゲットとしているときのエラー N/A N/A
35289 MIG v3.4、Spartan-6 FPGA LPDDR - LPDDR デザインの実行時、長い書き込みバースト後にトラフィック ジェネレーターがコマンドの送信を停止する N/A N/A
35252 MIG v3.0-3.4 Virtex-6 DDR3 - 480-533 MHz 間で実行されるインターフェイスで REFCLK 周波数 (IODELAYCTRL リファレンス クロック) を 300 MHz に設定する必要がある N/A N/A
35250 MIG Spartan-6 MCB - XST を Windows で実行中 MIG で生成された ise_flow.bat スクリプト ファイルでエラーが発生 N/A N/A
35248 MIG v3.4 Virtex-5 FPGA - Synplify フローを使用した VHDL デザイン例の出力が、ハードウェアで正しく機能しない N/A N/A
35247 MIG v3.4 Virtex-6 DDR2/DDR3 - 固定ピン配置ツールで VREF サイトを選択できない N/A N/A
35245 MIG Spartan-6 MCB - ユーザー インターフェイスが、キャリブレーションが完了する (cal_done のアサート) までコマンドを送信できない N/A N/A
35238 MIG v3.4 Spartan-6 MCB LPDDR - MIG で生成した ise_flow.bat スクリプト ファイルにビット ファイルを作成する Bitgen コマンドが含まれていない N/A N/A
34089 MIG Spartan-6 FPGA MCB - ES デバイスで、MCB アドレス バス (mcbx_dram_addr) のビットの一部がメモリ デバイスの入力ホールド時間 (tIH) 仕様に違反する場合がある N/A N/A
34055 MIG 、Spartan-6 FPGA MCB - RZQ および ZIO ピンの要件 N/A N/A
34046 MIG v3.3-v3.5、Spartan-6 LPDDR - [Calibrated Input Termination] および [Un-calibrated Input Termination] オプションはサポートされない N/A N/A
33289 MIG v3.1、v3.2、v3.3、v3.4 Virtex-6 FPGA QDRII+ - キャリブレーションを問題なく終了するために Samsung シミュレーション モデルに変更を加える必要がある N/A N/A
35603 MIG Virtex-6 QDRII+ - MIG で x9 QDRII+ デバイスはサポートされるか N/A N/A
36195 MIG v3.4 Virtex-6 DDR2 - MAP オプションが原因で dqs_p_iodelay が配線されないというエラーが発生する N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35485 MIG Spartan-6 DDR2 - Synplify Pro を使用するとハードウェアでデータが送信されない N/A N/A
35291 MIG v3.4 - Virtex-4 - RLDRAMII - VHDL デザインのシミュレーション中に反復制限エラーが発生する N/A N/A
35290 MIG v3.4、Spartan-6L - 合成ツールとして Synplify Pro を使用し、Spartan-6 低消費電力デバイスをターゲットとしているときのエラー N/A N/A
35289 MIG v3.4、Spartan-6 FPGA LPDDR - LPDDR デザインの実行時、長い書き込みバースト後にトラフィック ジェネレーターがコマンドの送信を停止する N/A N/A
35250 MIG Spartan-6 MCB - XST を Windows で実行中 MIG で生成された ise_flow.bat スクリプト ファイルでエラーが発生 N/A N/A
35248 MIG v3.4 Virtex-5 FPGA - Synplify フローを使用した VHDL デザイン例の出力が、ハードウェアで正しく機能しない N/A N/A
35247 MIG v3.4 Virtex-6 DDR2/DDR3 - 固定ピン配置ツールで VREF サイトを選択できない N/A N/A
35245 MIG Spartan-6 MCB - ユーザー インターフェイスが、キャリブレーションが完了する (cal_done のアサート) までコマンドを送信できない N/A N/A
35238 MIG v3.4 Spartan-6 MCB LPDDR - MIG で生成した ise_flow.bat スクリプト ファイルにビット ファイルを作成する Bitgen コマンドが含まれていない N/A N/A
34046 MIG v3.3-v3.5、Spartan-6 LPDDR - [Calibrated Input Termination] および [Un-calibrated Input Termination] オプションはサポートされない N/A N/A
33289 MIG v3.1、v3.2、v3.3、v3.4 Virtex-6 FPGA QDRII+ - キャリブレーションを問題なく終了するために Samsung シミュレーション モデルに変更を加える必要がある N/A N/A
35252 MIG v3.0-3.4 Virtex-6 DDR3 - 480-533 MHz 間で実行されるインターフェイスで REFCLK 周波数 (IODELAYCTRL リファレンス クロック) を 300 MHz に設定する必要がある N/A N/A
AR# 34587
日付 09/03/2014
ステータス アクティブ
種類 リリース ノート
IP