AR# 34671

LogiCORE IP Display Port v1.1 - 11.5 で Display Port のサンプル デザインでシミュレーション エラーが発生する

説明


11.5 で Display Port のサンプル デザインでシミュレーション エラーが発生するのはなぜですか。







Source コアのシミュレーションで次のようなエラー メッセージが表示されます。

# do simulate_mti.do
# work
# Compiling Display Port Simulation Core
# Compiling Display Port Example Design
# Compiling Display Port Testbench
# vsim -L unisims_ver -L XilinxCoreLib_ver -L secureip -voptargs=\"+acc\" work.glbl work.displayport_v1_1_tb
# ** Note: (vsim-3812) Design is being optimized...
# ** Error: C:/Xilinx/11.1/ISE/verilog/src/unisims/PLL_ADV.v(1102): Failed to find 'PLL_LOCKG' in hierarchical name.
# Optimization failed
# Error loading design
Error loading design

ソリューション


この問題はザイリンクス ISE Design Suite 12.1 の Display Port v1.2 で修正されています。

問題を回避するには、次の手順に従ってください。
  1. simulation/ ディレクトリで glbl.v を削除します。
  2. simulation_mti.do ファイルをアップデートします。
  3. vlog -quiet -work $work ../glbl.v を削除します。
  4. vlog -quiet -work $work$XILINX/verilog/src/glbl.v を追加します。
  5. 注記 : $XILINX をザイリンクス ソフトウェアのインストール ディレクトリと置き換えてください。

LogiCORE IP Display Port のリリース ノートおよび既知の問題の詳細なリストは、(ザイリンクス アンサー 33258) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33258 LogiCORE IP DisplayPort - リリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33258 LogiCORE IP DisplayPort - リリース ノートおよび既知の問題 N/A N/A
AR# 34671
日付 12/15/2012
ステータス アーカイブ
種類 一般
IP