AR# 34740

MIG Virtex-6 DDR2/DDR3 - PHY の初期化およびキャリブレーション

説明


PHY ロジックには、電源投入後に SDRAM メモリを初期化するステート ロジックが含まれており、システムのスタティック遅延およびダイナミック遅延を考慮する読み出し/書き込みデータ パスのタイミング トレーニングが実行されます。このアンサーは、MIG デザイン アシスタントの一部で、電源投入時に PHY で実行される初期化およびキャリブレーションについて説明します。

PHY ロジックの詳細は、『Virtex-6 Memory Interface Solutions User Guide』(UG406) の「DDR2/DDR3 SDRAM Memory Interface Solution」 → 「Core Architecture」 → 「PHY」セクションを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf

メモ : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) から抜粋したものです。 ザイリンクス MIG ソリューション センターには、MIG に関するすべての質問に対する回答が含まれます。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


次の図は、Virtex-6 PHY の初期化およびキャリブレーションのシーケンスを示しています。



キャリブレーションが問題なく終了すると、cal_done がアサートされます。 各ステージの詳細な情報は、次を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35094 MIG Virtex-6 および 7 シリーズ DDR3 - 書き込みレベリング N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35163 MIG 7 Series および Virtex-6 DDR2/DDR3 - ビット単位のスキュー調整 N/A N/A

関連アンサー レコード

AR# 34740
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP