AR# 34740
MIG Virtex-6 DDR2/DDR3 - PHY の初期化およびキャリブレーション
説明
PHY ロジックには、電源投入後に SDRAM メモリを初期化するステート ロジックが含まれており、システムのスタティック遅延およびダイナミック遅延を考慮する読み出し/書き込みデータ パスのタイミング トレーニングが実行されます。このアンサーは、MIG デザイン アシスタントの一部で、電源投入時に PHY で実行される初期化およびキャリブレーションについて説明します。
PHY ロジックの詳細は、『Virtex-6 Memory Interface Solutions User Guide』(UG406) の「DDR2/DDR3 SDRAM Memory Interface Solution」 → 「Core Architecture」 → 「PHY」セクションを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/ug406.pdf
メモ : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) から抜粋したものです。 ザイリンクス MIG ソリューション センターには、MIG に関するすべての質問に対する回答が含まれます。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。
ソリューション
次の図は、Virtex-6 PHY の初期化およびキャリブレーションのシーケンスを示しています。
キャリブレーションが問題なく終了すると、cal_done がアサートされます。 各ステージの詳細な情報は、次を参照してください。
- DDR2/DDR3 初期化 - (ザイリンクス アンサー 34744)
- 書き込みレベル (DDR3 のみ) - (ザイリンクス アンサー 35094)
- 読み出しレベル ステージ 1 - (ザイリンクス アンサー 35118)
- CLKDIV キャリブレーション ステージ - (ザイリンクス アンサー 37968)
- 読み出しレベル ステージ 2 - (ザイリンクス アンサー 35129)
- 書き込みキャリブレーション - (ザイリンクス アンサー 35110)
- 読み出し位相検出器のキャリブレーション - (ザイリンクス アンサー 35145) cal_done がアサートされず、キャリブレーション中にエラーが発生するためにさらにデバッグをする必要があります。詳細は、「Virtex-6 MIG デザイン アシスタント」の「キャリブレーション デバッグ」セクション (ザイリンクス アンサー 34743) を参照してください。
- MIG Virtex-6 DDR2/DDR3 デザインでは、ビットごとのスキュー調整はサポートされていません。詳細は、(ザイリンクス アンサー 35163) を参照してください。
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アンサー レコード リファレンス
マスター アンサー レコード
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 35094 | MIG Virtex-6 および 7 シリーズ DDR3 - 書き込みレベリング | N/A | N/A |
サブアンサー レコード
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 35163 | MIG 7 Series および Virtex-6 DDR2/DDR3 - ビット単位のスキュー調整 | N/A | N/A |
関連アンサー レコード
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 37968 | MIG Virtex-6 DDR2/DDR3 -BUFIO から BUFR への伝送タイミングをキャリブレートするための CLKDIV キャリブレーション ステージを追加 | N/A | N/A |
| 35129 | MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 2 | N/A | N/A |
| 35118 | MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 1 | N/A | N/A |
| 35110 | MIG Virtex-6 DDR3 - ライト キャリブレーション | N/A | N/A |
| 34744 | MIG 7 Series および Virtex-6 DDR2/DDR3 - PHY DDR2/DDR3 初期化 | N/A | N/A |
| 34718 | MIG Virtex-6 DDR2/DDR3 - PHY アーキテクチャ | N/A | N/A |
| 34480 | MIG Virtex-6 DDR2/DDR3 - 位相検出回路および周期的読み出し | N/A | N/A |
| 34743 | MIG Virtex-6 DDR2/DDR3 - キャリブレーション エラーのデバッグ | N/A | N/A |