AR# 34744

MIG 7 Series および Virtex-6 DDR2/DDR3 - PHY DDR2/DDR3 初期化

説明


MIG 7 Series および Virtex-6 DDR2/DDR3 デザインの初期化およびキャリブレーションの最初のステージで、JEDEC 仕様で定義されているように必須 DDR2/DDR3 シーケンスを完了する必要があります。MIG は次で定義されている DDR2 および DDR3 の必須初期化に準拠しています。
  • DDR2 SDRAM JEDEC 仕様 - セクション 2.3 および 2.4
  • DDR3 SDRAM JEDEC 仕様 - セクション 3.3 および 3.4

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関する質問を解決するのに役立つ情報が掲載されています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


モード レジスタ

各 DDR2 または DDR3 SDRAM には、モード レジスタ セット (MRS) コマンドでアクセスできるモード レジスタがあります。これらのモード レジスタは、バースト長、読み出しおよび書き込み CAS レイテンシ、追加レイテンシなど、さまざまな SDRAM ビヘイビアーを定義します。これらのレジスタにプログラムされている特定ビット値は MIG GUI のメモリ オプションの画面で設定することができます。GUI でこの設定を行うと、MIG 出力の最上位 HDL パラメーターが正しく設定されます。パラメーターは手動で変更しないでください。モード レジスタの設定を変更するには MIG ツールに戻ってください。

シミュレーション中の初期化

MIG は出力ディレクトリ example_design/sim および user_design/sim でシミュレーション テストベンチを生成します。このシミュレーション テストベンチは、DDR2/DDR3 規格で定義されている長いセットアップ待機時間をスキップするためシミュレーション専用のパラメーターを設定します。

Virtex-6 デバイスの場合は、シミュレーション パラメーターの設定は SIM_INIT_OPTION = SKIP_PU_DLY となります。これはシミュレーション環境でのみ SKIP_PU_DLY に設定してください。最上位 RTL で SIM_INIT_OPTION = NONE と設定されていることを確認します。これで、PHY により必須の DDR2/DDR3 SDRAM 初期化プロセスが実行されます。MIG により、サンプル デザインおよびユーザー デザインの両方の最上位 RTL にこのパラメーターが正しく設定されます。

7 シリーズ FPGA の場合は、シミュレーション パラメーター設定は SIM_BYPASS_INIT_CAL = FAST になります。これはシミュレーション環境でのみ FAST に設定してください。最上位 RTL で SIM_BYPASS_INIT_CAL = OFF と設定されていることを確認します。これで、PHY により必須の DDR2/DDR3 SDRAM 初期化プロセスが実行されます。MIG により、サンプル デザインおよびユーザー デザインの両方の最上位 RTL にこのパラメーターが正しく設定されます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51954 MIG 7 Series DDR2/DDR3 - PHY の初期化およびキャリブレーション N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34740 MIG Virtex-6 DDR2/DDR3 - PHY の初期化およびキャリブレーション N/A N/A
AR# 34744
日付 09/26/2012
ステータス アクティブ
種類 ソリューション センター
デバイス
IP