AR# 34783

LogiCORE IP 10-Gigabit Ethernet MAC v9.3 - Virtex-6 FPGA block RAM parameterization might result in memory collisions during simulation and erroneous operation

説明

When I target Virtex-6 FPGA in the 10-Gigabit Ethernet MAC version 9.3 and earlier, block RAM instances do not comply with all asynchronous clocking conflict avoidance requirements as described in the Virtex-6 FPGA Memory Resources User Guide (UG363):
http://www.xilinx.com/support/documentation/user_guides/ug363.pdf.

This problem only exists when the example design local link FIFO is used and could result in memory collisions and erroneous behavior.

ソリューション

This issue has been corrected in the 10-Gigabit Ethernet MAC version 9.3 rev1 and later available starting in ISE design tools 11.5.

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33304 LogiCORE IP 10 ギガビット イーサネット MAC v9.3 および v9.3 rev1 - ISE 11.3 と ISE 11.5 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33304 LogiCORE IP 10 ギガビット イーサネット MAC v9.3 および v9.3 rev1 - ISE 11.3 と ISE 11.5 でのリリース ノートおよび既知の問題 N/A N/A
AR# 34783
日付 05/23/2014
ステータス アーカイブ
種類 一般
デバイス 詳細 概略
ツール 詳細 概略
IP