AR# 34883

MIG Virtex-6 DDR2/DDR3 - ユーザー デザイン シミュレーションのデバッグ

説明

このアンサーでは、Virtex-6 DDR3/DDR2 デザインのユーザー デザイン シミュレーションのデバッグについて説明します。関連情報は次を参照してください。
メモ : このアンサーはザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタには、MIG に関するすべての質問についての回答が含まれます。MIG でデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。

ソリューション

ユーザー デザイン シミュレーションのデバッグに関する詳細は、ユーザー ガイド (UG406) の「Debugging Virtex-6 FPGA DDR2/DDR3 SDRAM Designs」 -> 「Simulation Debug」 -> 「Debug Issues with User Design Simulation」のセクションを参照してください。

ユーザー デザイン シミュレーションの問題はほとんどユーザー インターフェイスの不正駆動に関連しています。ユーザー インターフェイスを正しく駆動する方法を理解することが重要です。コアのインターフェイスに関する詳細は、UG406 の「Interfacing to the Core」 -> 「Simulation Debug」 -> 「User Interface」のセクションを参照してください。

(ザイリンクス アンサー 33698)- ユーザー インターフェイスの駆動

アンサー レコード リファレンス

関連アンサー レコード

AR# 34883
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP