AR# 34884

MIG Virtex-6 DDR2/DDR3 - シミュレーションのデバッグ

説明

このアンサーでは、Virtex-6 DDR3/DDR2 デザインのシミュレーションのデバッグについて説明します。関連情報は次を参照してください。
メモ : このアンサーはザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタ には、MIG に関するすべての質問についての回答が含まれます。MIG でデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。

ソリューション

シミュレーションのデバッグに関する詳細は、ユーザー ガイド (UG406) の「Debugging Virtex-6 FPGA DDR2/DDR3 SDRAM Designs」 の「Simulation Debug」セクションを参照してください。

Virtex-6 DDR3/DDR2 のサンプル デザインのシミュレーション手順は、UG406 の「Getting Started」 => 「Quick Start Example Design」のセクションを参照してください。

DDR インターフェイスの書き込みにユーザー インターフェイスから要求されたものより大きなデータが含まれている理由については、こちらを参照してください。
ユーザー デザインのシミュレーションのデバッグに関する問題は、こちらを参照してください。

アンサー レコード リファレンス

関連アンサー レコード

AR# 34884
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP