ザイリンクス コンフィギュレーション ソリューション センター
コンフィギュレーション ソリューション センターには、コンフィギュレーションに関する質問が集められています。
新しくコンフィギュレーションを開始する場合、またはコンフィギュレーションに関する問題をトラブルシュートする場合は、このザイリンクス コンフィギュレーション ソリューション センターから情報を入手してください。
その他の役立つコンフィギュレーション関連資料:
- ザイリンクス コンフィギュレーション フォーラム: JTAG、SPI、BPI、SelectMap、eFUSE、および Tandem などのザイリンクス コンフィギュレーションに関連するトピックを含んだフォーラムです (英語)。
このフォーラムには、iMPACT および Vivado デバイス プログラミング ソフトウェアに関連するトピックも含まれています。 - デザイン ハブ: パーシャル リコンフィギュレーション、プログラムおよびデバッグなど、項目別に資料、キー コンセプト、およびよくある質問セクションを含めたページです (日本語への資料やビデオへのリンクも含まれています)。
デザイン アシスタント
ザイリンクス コンフィギュレーション ソリューション センター - コンフィギュレーション デザイン アシスタント
次のアンサーには、コンフィギュレーションの既知の問題およびよく寄せられる質問へのリンクが含まれています。
注記: このアンサーは、ザイリンクスコンフィギュレーション ソリューション センター (Xilinx Answer 34904) の一部です。
ザイリンクス コンフィギュレーション ソリューション センターには、コンフィギュレーションに関するすべての質問と回答が記述されています。
UltraScale および UltraScale+
| (Xilinx Answer 66570) | UltraScale Architecture Soft Error Mitigation Controller - エラー挿入を使用したテストのためのガイダンス |
| (Xilinx Answer 63609) | UltraScale および UltraScale+ Soft Error Mitigation Controller - リリース ノート |
| (Xilinx Answer 63857) | UltraScale 外部 DONE ピンのプルアップ抵抗に関する推奨事項 |
7 Series
| (Xilinx Answer 57045) | Artix-7、Kintex-7 のデザイン アドバイザリ - CFGBVS をバンク 0 の VCCO に設定する場合、コンフィギュレーションでバンク 14 および 15 を 3.3V または 2.5V にする必要がある |
| (Xilinx Answer 44942) | Virtex-7、Kintex-7、Artix-7 FPGA コンフィギュレーション - BUSY ピンの削除 |
| (Xilinx Answer 42543) | 7 シリーズ コンフィギュレーション - フォールバックがデフォルトでディスエーブルになっており、マルチブート イメージがフォールバックしない |
| (Xilinx Answer 43174) | 7 シリーズ - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない |
| (Xilinx Answer 42544) | 7 シリーズ コンフィギュレーション - フォール バックが有効な場合、コンフィギュレーションでエラー発生した後にデバイス ステータス レジスタが常にクリアにされる |
| (Xilinx Answer 41782) | 7 シリーズ - コンフィギュレーションのための CCLK ピンのテブナン終端の推奨値 |
| (Xilinx Answer 41298) | SelectIO 7 シリーズ - 電力レールから専用コンフィギュレーション ピンに供給されるもの(MODE ピン、JTAG ピンなど) |
| (Xilinx Answer 47449) | Virtex-7 XC7VX690T エンジニアリング サンプル (IES) - PCIe DRP がインスタンシエートされていないと、iMPACT の検証やコンフィギュレーション リードバックが正しく機能しない |
| (Xilinx Answer 50489) | 7 シリーズ - デザインでマルチブートが使用されておらず、BitGen の ConfigFallback オプションが設定されていない場合、RS0 および RS1 ピンが解放されず、「ERROR:Bitgen:145」というエラー メッセージが表示される |
| (Xilinx Answer 51337) | 7 シリーズ - SPI モードの 32 ビット アドレス指定でのフォールバックの制限を回避する方法 |
| (Xilinx Answer 51473) | 7 シリーズ - 7 シリーズ デバイスで BitGen -g persist:yes オプションを適用するデュアル モードのコンフィギュレーション ピン |
| (Xilinx Answer 52626) | 7 シリーズ - STARTUPE2_USRCCLK0 で最初の 2 クロック サイクルが無視される |
| (Xilinx Answer 53903) | 7 シリーズ - Readback CRC (POST_CRC) および AES ビットストリーム暗号化機能の両方がイネーブルになっている場合、デザインに ICAP が含まれていないと Readback CRC が動作しない |
| (Xilinx Answer 44635) | 7 シリーズ - FPGA でスタートアップ シーケンスを完了させるための EMCCLK に関する注意事項 |
古いアーキテクチャ
| (Xilinx Answer 32653) | Spartan-3/-3E/-3A/-3AN/-3DSP ファミリ - パワーアップ/ダウン中、または PROG_B パルス中に I/O グリッチが発生する |
| (Xilinx Answer 33575) | Spartan-6 FPGA - GTP を使用するデザインの JTAG コンフィギュレーション設定 |
Vivado ハードウェア マネージャー
| (Xilinx Answer 69758) | Vivado - ラボで実行するためのスタンドアロンの Vivado プログラム ツールの入手方法 |
| (Xilinx Answer 66440) | Vivado - Linux OS - Digilent およびザイリンクスの USB ケーブルのインストールの確認 |
| (Xilinx Answer 59128) | Vivado Design Suite を完全に再インストールせずにザイリンクス USB/Digilent ケーブル ドライバーを (再) インストールできるかどうか |
| (Xilinx Answer 52881) | コンフィギュレーション - ビットストリームの暗号化- 暗号化したビットストリームの生成およびプログラム方法 |
| (Xilinx Answer 54939) | 2013.x Vivado、14.5/6 iMPACT、フラッシュ プログラム、ChipScope、PromGen - Vivado 2013.1 をインストールしても iMPACT または ChipScope が含まれない |
| (Xilinx Answer 61312) | IEEE 1149.3 に準拠していないデバイスが JTAG チェーンで認識されない |
| (Xilinx Answer 66954) | FPGA の電源が再投入され、プログラム ケーブルが接続されていると、断続的なコンフィギュレーション エラーが発生することがある |
| (Xilinx Answer 65328) | 2015.3 Vivado デバイス プログラマ - UltraScale - RSA 認証ビットストリームの直接コンフィギュレーションがサポートされていない |
| (Xilinx Answer 55660) | Vivado 制約 - 「Warning:[DRC 23-20] Rule violation (CFGBVS-1) Neither the CFGBVS nor CONFIG_VOLTAGE voltage property is set in the current_design」という警告メッセージが表示される |
| (Xilinx Answer 58406) | 2013.2 ハードウェア マネージャー - 「ERROR:[Labtools 27-1974] Mismatch between the design programmed into the device XC7K325T_0 and the probes file」というエラー メッセージが表示される |
iMPACT
| (Xilinx Answer 47890) | 14.x iMPACT - 既知の問題 |
| (Xilinx Answer 476) | PROMGen - PROM/EEPROM ファイル フォーマットの説明 (Intel MCS、Motorola EXOR、Tektronix HEX) |
| (Xilinx Answer 52881) | コンフィギュレーション - ビットストリームの暗号化- 暗号化したビットストリームの生成およびプログラム方法 |
| (Xilinx Answer 23174) | PROMGen - MCS ファイルを BIN (HEX または EXO) ファイルに変換可能か |
| (Xilinx Answer 16996) | Vivado/ISE - ビットストリームの圧縮方法 (MFWR = Multiple Frame Write Register) および圧縮のレベルについて |
| (Xilinx Answer 14468) | BitGen - 出力ファイルの説明 (.bit、.rbt、.bgn、.drc、msk、.ll、.nky、.rba、.rbb、.rbd、.msd、.bin) |
| (Xilinx Answer 36210) | PROMGen - ファイル フォーマットの変換およびバイト スワップの実行方法 |
| (Xilinx Answer 34599) | iMPACT - ステータス レジスタの読み出し値がすべて 0 になる |
| (Xilinx Answer 8902) | iMPACT - IDCODE ループの概要 |
| (Xilinx Answer 11857) | iMPACT - [Initialize Chain] コマンドについて |
| (Xilinx Answer 24024) | iMPACT - ステータス レジスタからのデータをコンフィギュレーション問題のデバッグに使用する方法 |
| (Xilinx Answer 34909) | iMPACT - ステータス レジスタ読み出しおよび BOOTSTS のビットについて |
| (Xilinx Answer 13529) | iMPACT - 「ERROR: iMPACT:583 - '2' The IDCODE read from the device does not match the IDCODE in the BSDL file」というエラー メッセージが表示される |
| (Xilinx Answer 44237) | 13.3 - BitGen - 7 シリーズ - DonePipe オプションをデフォルトでイネーブルに設定 |
ケーブル
| (Xilinx Answer 54381) | ザイリンクス プログラミング ケーブル - プラットフォーム ケーブル USB およびパラレル ケーブル IV - ドライバー インストールの FAQ |
| (Xilinx Answer 54382) | Digilent プログラミング ケーブル - ドライバー インストール FAQ |
| (Xilinx Answer 66440) | Vivado - Linux OS - Digilent およびザイリンクスの USB ケーブルのインストールの確認 |
| (Xilinx Answer 59128) | Vivado Design Suite を完全に再インストールせずにザイリンクス USB/Digilent ケーブル ドライバーを (再) インストールできるかどうか |
| (Xilinx Answer 35924) | 10.1、11.x - ISE - Windows 7 での ISE 10.1、11.x のケーブル ドライバーのインストール |
| (Xilinx Answer 20429) | Platform Cable USB - よく寄せられる質問 (FAQ) |
| (Xilinx Answer 44397) | 13.x/14.x iMPACT - ケーブル ドライバーのインストール - Windows 7 でケーブルのインストールは完了するが、Jungo ドライバー Windrvr6 が機能せず、デバイス マネージャーにも表示されない |
| (Xilinx Answer 64361) | コンフィギュレーション - ケーブル ドライバー - JTAG USB ケーブルのドライバーを Ubuntu にインストールできない |
| (Xilinx Answer 54382) | Digilent プログラミング ケーブル - ドライバー インストール FAQ |
| (Xilinx Answer 30184) | iMPACT - 「WARNING:iMPACT:923 - Cannot find cable, check cable setup」/「Cable connection failed」という警告メッセージが表示される |
一般的なコンフィギュレーション ソリューション
| (Xilinx Answer 11433) | JTAG - JTAG ピンの外部プルアップ抵抗および未使用の JTAG ピンの処理方法について |
| (Xilinx Answer 3203) | JTAG - TAP コントローラ ステートの概要 |
| (Xilinx Answer 16832) | JTAG - JTAG スキャン ブリッジ、スキャン パス リンカー、JTAG マルチプレクサー/JTAG MUX について |
| (Xilinx Answer 42128) | FPGA コンフィギュレーション - DONE が High になってからデバイスが正しく動作するまでに必要な CCLK のクロック サイクル数 |
| (Xilinx Answer 50163) | Tandem PROM - Tandem PROM ソリューションを使用するとデザインに追加される信号 |
| (Xilinx Answer 40212) | コンフィギュレーション FPGA マルチブート - パラレルまたはスレーブ デイジー チェーンで同時にマスターとスレーブ デバイスをマルチブートできるか |
資料
ザイリンクス コンフィギュレーション ソリューション センター - コンフィギュレーションに関連する資料
ザイリンクス コンフィギュレーション ソリューションを使用する際は、次の資料を参照してください。日本語版は最新のバージョンではないもの、または今後更新される予定があり最新のバージョンに対応できないものもあるため、英語の最新版へのリンクが含まれています。日本語版がないものは明記してあります。
注記: このアンサーは、ザイリンクス コンフィギュレーション ソリューション センター (Xilinx Answer 34904) の一部です。
UltraScale および UltraScale+
| (UG570) | 『UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド』 |
| (UG575) | 『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザー ガイド』 |
| (UG974) | 『UltraScale アーキテクチャ ライブラリ ガイド』 |
| (UG835) | 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 |
| (DS922) | 『Kintex UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性』 |
| (DS923) | 『Virtex UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性』 |
| (DS892) | 『Kintex UltraScale FPGA データシート: DC 特性および AC スイッチ特性』 |
| (DS893) | 『Virtex UltraScale FPGA データシート: DC 特性および AC スイッチ特性』 |
| (XAPP1280) | 『コンフィギュレーション後に UltraScale FPGA から STARTUPE3 を使用して SPI フラッシュ メモリにアクセスする方法』 (v1.01 日本語版あり) |
| (XAPP1257) | 『UltraScale FPGA の SPI フラッシュを使用するマルチブートおよびフォールバック』 (v1.0 日本語版あり) |
| (XAPP1233) | 『UltraScale FPGA での SPI コンフィギュレーションおよびフラッシュ プログラミング』 (v1.0 日本語版あり) |
| (XAPP1230) | 『UltraScale FPGA でのコンフィギュレーション リードバック キャプチャ』 (v1.0 日本語版あり) |
| (XAPP1220) | 『UltraScale FPGA の BPI コンフィギュレーションおよびフラッシュ プログラム』 (v1.0 日本語版あり) |
| (XAPP1188) | 『マイクロプロセッサを使用する場合の SPI フラッシュ メモリからの FPGA コンフィギュレーション』 (v1.0 日本語版あり) |
| (XAPP1267) | 『暗号化と認証を使用して UltraScale/UltraScale+ FPGA のビットストリームを保護』 (v1.0 日本語版あり) |
| (XAPP1283) | 『BBRAM および eFUSE の内部プログラミング』 (v1.0 日本語版あり) |
| (XAPP1282) | 『コンフィギュレーション後に UltraScale FPGA から STARTUPE3 を使用してパラレル NOR フラッシュ メモリにアクセスする方法』 (v1.0 日本語版あり) |
| (XAPP1232) | 『Vivado Design Suite を使用した USER_ACCESS によるビットストリーム識別』 (v1.0 日本語版あり) |
| (XAPP1191) | 『ビットストリームのリビジョン選択を含む SPI フラッシュ プログラミング』 (v1.0 日本語版あり) |
| (XAPP1098) | 『UltraScale FPGA および UltraScale+ FPGA での不正操作防止デザインの開発』 (v1.2 日本語版あり) |
7 シリーズ
| (UG470) | 『7 シリーズ FPGA コンフィギュレーション ユーザー ガイド』 (v1.9 日本語版あり) |
| (UG475) | 『7 シリーズ FPGA パッケージおよびピン配置ユーザー ガイド』 (v1.13 日本語版あり) |
| (UG953) | 『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリ ガイド』 |
| (UG835) | 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 |
| (DS181) | 『Artix-7 FPGA データシート: DC 特性および AC スイッチ特性』(v1.24 日本語版あり) |
| (DS182) | 『Kintex-7 FPGA データシート: DC 特性および AC スイッチ特性』(v2.16 日本語版あり) |
| (DS183) | 『Virtex-7 FPGA データシート: DC 特性およびスイッチ特性』(v1.27 日本語版あり) |
| (XAPP1260) | 『デバイス プログラマを使用した eFUSE のプログラム』 (v1.0 日本語版あり) |
| (XAPP1247) | 『7 シリーズ FPGA および SPI を使用するマルチブート』 (v1.0 日本語版あり) |
| (XAPP1246) | 『7 シリーズ FPGA および BPI を使用するマルチブート』 (日本語版なし) |
| (XAPP1239) | 『暗号化を使用して 7 シリーズ FPGA のビットストリームを保護』 (v1.0 日本語版あり) |
| (XAPP1232) | 『Vivado Design Suite を使用した USER_ACCESS によるビットストリーム識別』 (v1.0 日本語版あり) |
| (XAPP1188) | 『マイクロプロセッサを使用する場合の SPI フラッシュ メモリからの FPGA コンフィギュレーション』 (v1.0 日本語版あり) |
| (XAPP1179) | 『Kintex-7 コネクティビティ TRD での PCIe の Tandem コンフィギュレーションの使用』 (日本語版なし) |
| (XAPP1084) | 『Virtex-6 および 7 シリーズ FPGA での不正操作防止デザインの開発』 (v1.2 日本語版あり) |
| (XAPP1081) | 『クイックブート方式による FPGA デザインのリモート アップデート』 (v1.1 日本語版あり) |
| (XAPP733) | 『マルチブートおよび LogiCORE IP Soft Error Mitigation Controller の活用』 (v1.0 日本語版あり) |
| (XAPP587) | 『7 シリーズ FPGA の BPI 高速コンフィギュレーションおよび iMPACT フラッシュ プログラム』 (v1.0.1 日本語版あり) |
| (XAPP586) | 『SPI フラッシュを使用した 7 シリーズ FPGA のコンフィギュレーション』 (v1.0 日本語版あり) |
| (XAPP583) | 『スレーブ シリアル/SelectMAP モードでマイクロプロセッサを使用した 7 シリーズ FPGA のコンフィギュレーション』 (v1.0 日本語版あり) |
| (XAPP538) | 『優先エッセンシャル ビットを使用したソフト エラーの軽減』 (v1.0 日本語版あり) |
| (XAPP497) | 『USR_ACCESS を使用するビットストリーム認識』 (v1.0 日本語版あり) |
古いアーキテクチャ
| (Xilinx Answer 37249) | ザイリンクス コンフィギュレーション ソリューション センター - コンフィギュレーション資料 - 既存アーキテクチャ |
Vivado ハードウェア マネージャー
| (UG908) | 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 |
| (UG835) | 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 |
| (UG909) | 『Vivado Design Suite ユーザー ガイド: パーシャル リコンフィギュレーション』 |
| (UG947) | 『Vivado Design Suite チュートリアル: パーシャル リコンフィギュレーション』 |
| (UG936) | 『Vivado Design Suite チュートリアル: プログラムおよびデバッグ』 |
| (UG949) | 『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 |
iMPACT およびケーブル
| iMPACT ヘルプ | |
| (UG344) | 『USB ケーブル インストール ガイド』 (日本語版なし) |
| (DS300) | 『プラットフォーム ケーブル USB 製品仕様』 (v2.0.1 日本語版あり) |
| (DS593) | 『プラットフォーム ケーブル USB II データ シート』 (日本語版なし) |
注記: このアンサーから資料を参照する場合、必ず最新版のバージョンを参照してください。
デザイン アドバイザリ
ザイリンクス コンフィギュレーション ソリューション センター - コンフィギュレーション デザイン アドバイザリ
コンフィギュレーション デザイン アドバイザリ アンサーは、現在進行中のデザインに影響する重要な問題に対して作成され、ザイリンクス アラート通知システムに含めることが可能です。
注記: ザイリンクス アラート通知プリファレンスは、https://japan.xilinx.com/support/myalerts からアップデートできます。
このアンサーは、ザイリンクス コンフィギュレーション ソリューション センター (Xilinx Answer 34904) の一部です。
UltraScale および UltraScale+:
UltraScale FPGA に関するデザイン アドバイザリの全リストは、次のマスター アンサー レコードから参照してください。
| (Xilinx Answer 61598) | Kintex UltraScale FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 61930) | Virtex UltraScale FPGA のデザイン アドバイザリのマスター アンサー |
UltraScale および UltraScale+:
| 2017 年 4 月 10 日のデザイン アドバイザリ | |
| (Xilinx Answer 68832) | Vivado 2016.4 (およびそれ以前) を使用した UltraScale FPGA、UltraScale+ FPGA、および Zynq UltraScale+ MPSoC eFUSE プログラミングに関するデザイン アドバイザリ |
| 2016 年 12 月 19 日のデザイン アドバイザリ | |
| (Xilinx Answer 67645) | 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限 |
| 2016 年 11 月 1 日のデザイン アドバイザリ | |
| (Xilinx Answer 68006) | 2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが正しく設定されない可能性がある |
| 2015 年 12 月 21 日のデザイン アドバイザリ |
|
| (Xilinx Answer 65792) | UltraScale RSA 認証のデザイン アドバイザリ - RSA 認証を使用する UltraScale デバイスでコンフィギュレーション インターフェイスの幅が狭いとビットストリーム認証エラーが発生する |
| 2014 年 11 月 10 日のデザイン アドバイザリ | |
| (Xilinx Answer 62631) | Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない |
7 シリーズ:
7 シリーズ FPGA に関するデザイン アドバイザリの全リストは、次のマスター アンサー レコードから参照してください。
| (Xilinx Answer 42944) | Virtex-7 FPGA デザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 42946) | Kintex-7 FPGA デザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 51456) | Artix-7 FPGA デザイン アドバイザリのマスター アンサー |
Virtex-7 コンフィギュレーションに関するデザイン アドバイザリ:
| 2016 年 12 月 19 日のデザイン アドバイザリ | |
| (Xilinx Answer 67645) | 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限 |
| 2014 年 11 月 10 日のデザイン アドバイザリ | |
| (Xilinx Answer 62631) | Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない |
| 2012 年 11 月 5 日のデザイン アドバイザリ | |
| (Xilinx Answer 52193) | 7 シリーズ BPI マルチブートのデザイン アドバイザリ - フォールバックが発生するとフラッシュ アクセスが BPI 非同期モードになる |
| 2012 年 8 月 20 日のデザイン アドバイザリ | |
| (Xilinx Answer 50906) | Kintex-7 325T、410T、および Virtex-7 485XT プロダクション デバイスのデザイン アドバイザリ - GES およびプロダクション デバイス間のビットストリーム互換性要件 |
Kintex-7 コンフィギュレーションに関するデザイン アドバイザリ:
| 2016 年 12 月 19 日のデザイン アドバイザリ | |
| (Xilinx Answer 67645) | 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限 |
| 2014 年 11 月 10 日のデザイン アドバイザリ | |
| (Xilinx Answer 62631) | Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない |
| 2013 年 4 月 3 日のデザイン アドバイザリ | |
| (Xilinx Answer 50906) | プロダクション Kintex-7 325T、410T、420T および Virtex-7 485XT、690XT のデザイン アドバイザリ - GES およびプロダクション デバイスとのビットストリームの互換性: 7V690T プロダクション デバイスのアップデート |
| 2012 年 11 月 5 日のデザイン アドバイザリ | |
| (Xilinx Answer 50906) | プロダクション Kintex-7 325T、410T、および Virtex-7 485XT のデザイン アドバイザリ - GES およびプロダクション デバイスとのビットストリームの互換性: 14.3/2012.3 のアップデート |
| 2012 年 10 月 29 日のデザイン アドバイザリ | |
| (Xilinx Answer 52193) | 7 シリーズ BPI マルチブートのデザイン アドバイザリ - フォールバックが発生するとフラッシュ アクセスが BPI 非同期モードになる |
| 2012 年 10 月 22 日のデザイン アドバイザリ | |
| (Xilinx Answer 50617) | Kintex-7 および Virtex-7 FPGA プロダクション GTX トランシーバーのデザイン アドバイザリ: ビットストリーム互換性セクションのアップデート |
| 2011 年 10 月 17 日のデザイン アドバイザリ | |
| (Xilinx Answer 44421) | 13.2 iMPACT のデザイン アドバイザリ - Kintex-7 に正しくない間接プログラム コア ファイルが読み込まれ、デバイスが破損する可能性がある |
Artix-7 コンフィギュレーションに関するデザイン アドバイザリ:
| 2016 年 12 月 19 日のデザイン アドバイザリ | |
| (Xilinx Answer 67645) | 7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限 |
| 2016 年 10 月 31 日のデザイン アドバイザリ | |
| (Xilinx Answer 68006) | 2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが正しく設定されない可能性がある |
| 2014 年 11 月 10 日のデザイン アドバイザリ | |
| (Xilinx Answer 62631) | Vivado 2014.3 のデザイン アドバイザリ - 7 シリーズおよび UltraScale FPGA の eFUSE レジスタが正しくプログラムされない |
| 2013 年 8 月 26 日のデザイン アドバイザリ | |
| (Xilinx Answer 57045) | Artix-7/Kintex-7 のデザイン アドバイザリ - CFGBVS をバンク 0 の VCCO に設定する場合、コンフィギュレーションでバンク 14 と 15 を 3.3V または 2.5V にする必要がある |
| 2012 年 10 月 29 日のデザイン アドバイザリ | |
| (Xilinx Answer 52193) | 7 シリーズ BPI マルチブートのデザイン アドバイザリ - フォールバックが発生するとフラッシュ アクセスが BPI 非同期モードになる |
古いアーキテクチャ
6 シリーズ FPGA に関するデザイン アドバイザリの全リストは、次のマスター アンサー レコードから参照してください。
| (Xilinx Answer 34565) | Virtex-6 FPGA デザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 34856) | Spartan-6 FPGA のデザイン アドバイザリのマスター アンサー |
Virtex-6 コンフィギュレーションに関するデザイン アドバイザリ:
| 2012 年 8 月 13 日のデザイン アドバイザリ: |
|
| (Xilinx Answer 51145) | デザイン アドバイザリ - 14.2 iMPACT - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する |
| 2011 年 8 月 8 日のデザイン アドバイザリ | |
| (Xilinx Answer 42682) | Virtex-6 FPGA のデザイン アドバイザリ- 13.x iMPACT - JTAG チェーンに FPGA 以外も含まれるときに eFUSE キーのプログラムが正しく実行されない |
| 2011 年 7 月 11 日のデザイン アドバイザリ | |
| (Xilinx Answer 41821) | Virtex-6 FPGA のデザイン アドバイザリ- BitGen Option -g Next_Config_Addr: デフォルト値の変更 |
| 2011 年 7 月 6 日のデザイン アドバイザリ | |
| (Xilinx Answer 42682) | Virtex-6 FPGA のデザイン アドバイザリ- 13.x iMPACT - JTAG チェーンに FPGA 以外も含まれるときに eFUSE キーのプログラムが正しく実行されない |
| 2010 年 10 月 18 日のデザイン アドバイザリ | |
| (Xilinx Answer 38134) | Virtex-6 コンフィギュレーション - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない |
Spartan-6 コンフィギュレーションに関するデザイン アドバイザリ:
| 2013 年 6 月 19 日のデザイン アドバイザリ |
|
| (Xilinx Answer 56363) | Spartan-6 FPGA のデザイン アドバイザリ - デバイスがコンフィギュレーションされるとピンの値が反転して JTAG バウンダリスキャン テストがエラーになる |
| 2013 年 4 月 2 日のデザイン アドバイザリ | |
| (Xilinx Answer 55037) | Spartan-3A および Spartan-6 のデザイン アドバイザリ: SelectMAP コンフィギュレーション後に Readback CRC がイネーブルになり ABORT がトリガーされると、Readback CRC でスプリアス エラーが検出されることがある |
| 2012 年 11 月 19 日のデザイン アドバイザリ: | |
| (Xilinx Answer 52716) | Spartan-6 FPGA のデザイン アドバイザリ - SEM_IP または POST_CRC を含むコンフィギュレーション リードバックを実行すると、電力分配ネットワーク ノイズが発生し SelectIO および GTP インターフェイスに影響する |
| 2011 年 3 月 1 日のデザイン アドバイザリ | |
| (Xilinx Answer 40387) | Spartan-6 コンフィギュレーションのデザイン アドバイザリ - コンフィギュレーションの最後に GCLK0 入力にグリッチが発生する |
| (Xilinx Answer 40818) | Spartan-6 SelectIO のデザイン アドバイザリ - Spartan-6 FPGA の入力に対して BitGen で INTERM_XX がオンにならない |
| 2010 年 12 月 13 日のデザイン アドバイザリ: | |
| (Xilinx Answer 39582) | Spartan-6 のデザイン アドバイザリ- POST_CONFIG_CRC を使用しているときに INIT_B をユーザー I/O にできない |
| 2010 年 11 月 15 日のデザイン アドバイザリ: | |
| (Xilinx Answer 38733) | Spartan-6 のデザイン アドバイザリ - LX100/LX100T SMAP x16 CCLK 最大周波数の削減 |