AR# 34923

MIG Virtex-6 DDR2/DDR3 ソリューション センター デザイン アシスタント - デザイン信号とパラメーターについて

説明


MIG デザイン アシスタントのこのセクションでは、Virtex-6 DDR3/DDR2 デザインの信号とパラメーターについて説明します。特定の質問に関する情報は、次から入手できます。

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

コア アーキテクチャの信号およびパラメーターの詳細 :
  • ユーザー インターフェイス信号とその詳細については、UG406 の「Core Architecture」 の「User Interface」セクションを参照してください。
  • ネイティブ インターフェイス信号とその詳細については、UG406 の「Core Architecture」 の「Native Interface」セクションを参照してください。
  • 物理インターフェイス信号とその詳細については、UG406 の「Core Architecture」 の「Physical Interface」セクションを参照してください。
  • コンフィギュレーション パラメータとその詳細については、UG406 の「Customizing the Core」を参照してください。
MIG Virtex-6 FPGA DDR2/DDR3 SDRAM のデバッグ信号およびパラメーターの詳細 :
  • シミュレーション デバッグに関する信号とパラメータについては、UG406 の「Debugging Virtex-6 FPGA DDR2/DDR3 SDRAM Designs」 の「Simulation Debug」セクションを参照してください。
  • PHY 層のデバッグ信号とその詳細については、UG406 の「Debugging Virtex-6 FPGA DDR2/DDR3 SDRAM Designs」 の「Hardware Debug」の「PHY Layer Debug Port」セクションを参照してください。

『Virtex-6 FPGA メモリ インターフェイス ソリューション ユーザー ガイド』(UG406) :
http://japan.xilinx.com/support/documentation/ipinterconnect_mig-v6s6.htm

その他の情報
(ザイリンクス アンサー 40462) MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 - CAS レイテンシ (CL) および CAS 書き込みレイテンシ (CWL - DDR3 のみ) の決定方法

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34243 ザイリンクス メモリ インターフェイス ソリューション センター N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
43879 7 シリーズ MIG DDR3/DDR2 - ハードウェア デバッグ ガイド N/A N/A

関連アンサー レコード

AR# 34923
日付 02/07/2013
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP