AR# 34942

MIG 7 シリーズおよび Virtex-6 DDR2/DDR3 ソリューション センター - デザイン アシスタント - 再順序付けコントローラー ロジック

説明

このアンサーでは、7 シリーズおよび Virtex-6 DDR3/DDR2 メモリ コントローラーの再順序付けロジックについて説明します。特定の質問に関する情報は、次から入手できます。

注記 : このアンサー レコードは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関するすべての質問に対する回答が含まれます。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


再順序付けの説明

メモリ コントローラーには、受信した要求を再順序付けし、データ スループットおよびレイテンシを最適化するオプションがあります。再順序付けロジックは、メモリ アクセスを行コマンドと列コマンドに分割し、現在の要求に基づいて適切なランク、バンク、または行をアクティブにします。コントローラーは各要求を監視し、要求を送信するのに最も効率の良い順序を判断し、アクティブにする数を最小にするためのリクエストを送信します。これで、スループットおよびレイテンシが最適化されます。

格納および再順序付けされるコマンドの数は、コンフィギュレーションおよび要求されたコマンドによって異なります。7 シリーズおよび Virtex-6 DDR2/DDR3 デザインには以前のアーキテクチャのようなコマンド FIFO はなく、格納されるコマンドの数はバンク マシンの数によって決まります。各バンク マシンには 1 つの要求が保持され、それが処理されてバンクが空になるまでインターフェイスにより押し返されます。再順序付けアルゴリズムに最適な要求セットが送信されると、コマンドが押し返されることはほとんどありません。待機中のその他の要求に依存するスターブ機構もあります。デザインの動作はコンフィギュレーションによって異なるので、該当箇所をシミュレーションしてインターフェイスの動作を観察し、デザインがどのように動作するかを正確に把握するようにすることをお勧めします。

再順序付けロジックのイネーブル/ディスエーブル

再順序付けはデフォルトで使用されますが、オフにして、ORDERING パラメーターを NORM または STRICT に設定することにより制御できます。NORM に設定するとメモリ コントローラーでの再順序付けアルゴリズムがイネーブルになり、STRICT に設定するとディスエーブルになります。このオプションは、MIG ツールで設定できます。ORDERING パラメーターの使用に関する詳細は、7 シリーズおよび Virtex-6 FPGA のメモリ インターフェイス ソリューション ユーザー ガイド、UG586およびUG406 を参照してください。

その他の情報

改訂履歴
2012/09/20- 7 シリーズを含めるため更新

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

関連アンサー レコード

AR# 34942
日付 09/20/2012
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP