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AR# 35055

Virtex-6 FPGA GTX トランシーバー - 未使用の GTX トランシーバに対する自動マクロ挿入

説明

ISE Design Suite 12.1 より、Virtex-6 FPGA のすべての GTX トランシーバーでマクロを保護する Delay Aligner が MAP により自動的に挿入されるようになりました。

ソリューション


マクロの説明

ISE Design Suite 12.1 より、デザインで使用されていない各トランシーバーをインスタンシエートするマクロが MAP により挿入されるようになりました。このマクロは、Delay Aligner のパフォーマンス劣化による RXRECCLK スタティック動作を保護します。このマクロは、未使用の GTX トランシーバーのみをインスタンシエートし、追加のロジックおよび配線は使用しません。

既知の問題
  • 追加電源の使用 : マクロでインスタンシエートされた GTX トランシーバーでは、未使用のトランシーバーで消費されるはずであった追加電力が使用されます。これらの値は、12.1 の PA 消費電力解析ツールに含まれ、XPE 電力見積スプレッドシートにも追加される予定です。


    標準

    最大

    MGTAVCC

    30.5mA

    41.9mA

    MGTAVTT

    25.7mA

    26.9mA


  • NetGen での違い : NetGen では、MAP/PAR 後のタイミング シミュレーション用に挿入されたマクロが削除されます。これがシミュレーションの結果に影響することはなく、シミュレーションを高速に実行できます。詳細は (ザイリンクス アンサー 35514) を参照してください。


マクロ挿入のディスエーブル

Delay Aligner が使用されていない場合は (*)、MAP によるマクロの自動挿入機能をディスエーブルにできます。使用しているソフトウェアのバージョンによりますが、2 つの方法があります。 12.1 では、マクロ挿入をディスエーブルにするため次の環境変数を設定することができます。

XIL_MAP_NO_INSERT_GTXE1_PWRUP = 1

この回避策は ISE Design Suite 12.1 でのみ有効です。12.2 では、PROHIBIT UCF 制約を使用してディスエーブルにあたりさらに詳細な設定ができます。PROHIBIT 制約を GTX ロケーションに使用することで、その特定 GTX にマクロが MAP により挿入されなくなります。

例 :
CONFIG PROHIBIT = GTXE1_X0Y5;
詳細は (ザイリンクス アンサー 38933) を参照してください。

マクロ挿入をディスエーブルにする PROHIBIT 制約がサポートされているのは 12.2 のみです。 XIL_MAP_NO_INSERT_GTXE1_PWRUP 環境変数は 12.2 ではサポートされていません。

(*) 注記

EN142 のエラッタにあるように Delay Aligner はサポートされていません。このため、マクロを保護する Delay Aligner は必要ではなくなりました。
AR# 35055
日付 02/06/2013
ステータス アクティブ
種類 一般
デバイス
  • Virtex-6 SXT
  • Virtex-6 LXT
  • Virtex-6 CXT
  • Virtex-6 HXT
ツール
  • ISE Design Suite - 12.1
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