AR# 35074

MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 1 でエラーは起きるか

説明

インプリメントされたデザインをハードウェアでシミュレーションまたは実行していると、間違ったボード レイアウトやピン配置などが原因で、MIG Virtex-6 DDR2/DDR3 デザインでキャリブレーション エラーが発生する場合があります。キャリブレーション アルゴリズムには 2 つの読み出しレベリング ステージがあります。しかし、キャリブレーション エラーは常に読み出しレベリング ステージ 2 で発生します。ステージ 1 ではエラーは報告されません。読み出しレベリング ステージ 2 でエラーが発生しているかどうかは dbg_rdvl_done[1:0] = 01 で確認できます。問題はステージ 1 で発生したかもしれませんが、このデザインではエラー フラグが出力されないようになっています。

メモ : このアンサー レコードは MIG ハードウェア デバッグに関連したアンサー レコードの 1 つで、ユーザーがデバッグ ポートが有効になっている MIG サンプル デザインを実行しているものと仮定しています。推奨ハードウェア デバッグ フローは最初から開始するのが最善です。詳細は、(ザイリンクス アンサー 34588) を参照してください。

メモ : このアンサーはザイリンクス MIG ソリューション センタ(ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタ には、MIG に関するすべての質問についての回答が含まれます。MIG でデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタから情報を入手してください。

ソリューション

ステージ 1 の読み出しレベリングが常にパスする 2 つの理由
  • コアが比較的低い周波数で実行されているケース。IODELAY タップ (最大 32 タップ) をスイープするとき、データ有効ウィンドウのエッジは 1 つ検出されるか、ゼロ エッジになります。周波数が低いケースと、PCB に問題があるケースでこうなります。たとえば、1 つのビットが 1 または 0 で足止めになると、データ有効ウィンドウのエッジは検出されません。この場合、読み出しレベリング ロジックは、インターフェイスが 32 タップがウィンドウのエッジを検出するのに十分でない低い周波数で実行されていると推定し、最大マージンでキャリブレートするようできる限りの操作をします。
  • ウィンドウが検出されてもそれが動作周波数に比べて著しく小さいと、読み出しレベリング ロジックはこれをエラーとしてフラグしません。
読み出しレベリングのステージ 1 および 2 は dbg_rdlvl_done = 2'b01 のときに解析する必要があります。詳細は (ザイリンクス アンサー 35169) を参照してください。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
35183 MIG Virtex-6 DDR1/DDR3 - リード レベリング ステージ 2 のデバッグ N/A N/A
AR# 35074
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP