AR# 35094

MIG Virtex-6 および 7 シリーズ DDR3 - 書き込みレベリング

説明


書き込みレベリングは DQS/CK スキューを補正するための DDR3 SDRAM の機能です。DDR3 DIMM およびマルチコンポーネント デザインでは、クロック、アドレス、コマンド、制御信号の配線にフライバイ トポロジを使用する必要があります。これでインテグリティが向上しますが、DQS - CK 間にスキューが発生します。書き込みレベリングはこのスキューを補正します。

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


書き込みレベリング中は、DQ が DDR3 SDRAM デバイスによりフィードバックされている間 CK および DQS が FPGA により駆動されます。次に、0 から 1 への遷移が DQ で検出されるまで FPGA は IODELAY (Virtex-6 DDR3) または Phaser_OUT (7 シリーズ DDR3) を使用して DQS を遅延させます。 これで DQS/CK スキューが補正され、tDQSS 仕様が満たされていることを確認できます。

書き込みレベリングはメモリ初期化が完了した直後に実行されます。MIG Virtex-6 および 7 シリーズ DDR3 デザインは、コンポーネントの数や DIMM の有無に関係なく、すべての DDR3 デザインに対し書き込みレベリングを実行します。これは、最上位 RTL ファイルの WRLVL パラメーターを使用して MIG デザインで有効になります。

パラメーター WRLVL = "ON"

Virtex-6 特定の情報
書き込みレベリングはすべての MIG DDR3 デザインで実行されるため、DQS - CK 間のトレース一致要件を指定する必要はありません。CK-DQS タイミングは常にデザインでキャリブレートされます。

書き込みレベリングの詳細は次を参照してください。
追加情報はこちらを参照してください。


7 シリーズ特定の情報
CK/CK# 信号は各メモリ デバイスに DQS/DQS# 信号よりも後に到着する必要があります。各メモリ デバイスでの DQS/DQS# に対する CK/CK# トレースの追加伝搬遅延の推奨値は、ユーザー ガイド (UG586) の「デザインのガイドライン」セクションに記載されています。

書き込みレベリングの詳細は次を参照してください。
  • 『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) の「DDR2/DDR3 SDRAM メモリ インターフェイス ソリューション」→「コア アーキテクチャ」→「PHY」セクション
  • DDR3 SDRAM 規格- JEDEC79-3 のセクション
追加情報はこちらを参照してください。

改訂履歴
2012/08/24 - 7 シリーズの情報を追加

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34557 MIG Virtex-6 および 7 シリーズ DDR3 - フライバイ トポロジの要件 N/A N/A
51684 MIG 7 シリーズ DDR2/DDR3 - JEDEC 仕様 N/A N/A

サブアンサー レコード

AR# 35094
日付 09/09/2012
ステータス アクティブ
種類 ソリューション センター
デバイス 詳細 概略
IP