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AR# 35118

MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 1

説明

読み出しレベリング ステージ 1 は、Virtex-6 MIG DDR2/DDR3 デザインで実行される読み出しキャリブレーションの最初の段階で、メモリ初期化および書き込みレベリング (DDR3 のみ) の後に実行されます。このキャリブレーション段階は、キャプチャ クロックを読み出しデータ ウィンドウの中央に揃えるために実行されます。

メモ : このアンサーは、ザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センタ には、MIG に関するすべての質問についての回答が含まれます。MIG を含むデザインを新しく作成する場合、または問題のトラブルシュートをする場合は、このザイリンクス MIG ソリューション センタ から情報を入手してください。

ソリューション

読み出しレベリング ステージ 1 では、データ パターン (FF00FF00FF00FF00) がメモリに書き込まれ、継続的にリードバックされます。読み出し中、キャプチャ クロックが各 DQS に対して個別に調整され、読み出しデータ有効ウィンドウのエッジ (または読み出しデータ アイ) が検出されます。DQS グループのすべてのビットは、同時にチェックされます。検出されるエッジの数は、周波数によって 0、1、または 2 です。周波数が低くなると、検出されるエッジ数は小さくなります (0 となる場合もあり)。これは、32 IDELAY タップが存在し、周期が長い場合はエッジが見つかる前に 32 タップが使用される可能性があるからです。キャリブレーション アルゴリズムでは、これが考慮されます。

エッジが検出されると、ISERDES でのデータ キャプチャがデータ アイの中央で発生するよう、キャプチャ クロックの位相が調整されます。検出されたエッジが 1 つのみの場合、キャプチャ クロックはエッジから 0.25 * (クロック周期) だけオフセットされます。

次の図に、ISERDES の DQS グループにおけるキャプチャ クロックの使用法を示します。


その他の情報 :

  • 読み出しレベリング ステージ 1 の詳細は、『Virtex-6 FPGA Memory Interface Solutions User Guide』 (UG406) の「DDR2 and DDR3 SDRAM Memory Interface Solution」 -> 「Core Architecture」 -> 「PHY」セクションを参照してください。
  • その他のキャリブレーション ステージの詳細は、(ザイリンクス アンサー 34740) を参照してください。
  • キャリブレーション エラーのデバッグについては、(ザイリンクス アンサー 34743) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34359 MIG Virtex-6 および 7 Series DDR3 - JEDEC 仕様 - 多目的レジスタ N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34743 MIG Virtex-6 DDR2/DDR3 - キャリブレーション エラーのデバッグ N/A N/A
34740 MIG Virtex-6 DDR2/DDR3 - PHY の初期化およびキャリブレーション N/A N/A
AR# 35118
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
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IP
  • MIG
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