AR# 35129

MIG Virtex-6 DDR2/DDR3 - 読み出しレベリング ステージ 2

説明


読み出しレベリング ステージ 2 は、Virtex-6 MIG DDR3/DDR2 PHY デザインで初期キャリブレーション中に実行される段階で、キャプチャ データ ワードを再同期化クロック ドメインに揃えるために実行されます。このキャリブレーション段階は、ライト キャリブレーション (DDR3 のみ) と同時に実行されます。


メモ : このアンサーは、ザイリンクス MIG ソリューション センタ (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

キャプチャされたデータ ワードを再同期化クロック ドメインに揃えることにより、次の処理が実行されます。
  • 異なる DQS グループ間のスキューが考慮されます (DQS グループはそれぞれ別の DQS グループから 3 クロック サイクル以内にある必要があります)。
  • 読み出しコマンドが PHY に対して発行されてから、対応する読み出しデータがコントローラに戻されるまでの時間が判断されます。
読み出しレベリング ステージ 2 では、必要に応じてキャプチャ データ上でビットスリップも実行されます。. 読み出しレベリング ステージ 2 の実行中は、書き込みキャリブレーションおよび読み出しキャリブレーションを正しく揃えるため、同じデータ パターン (FF00AA5555AA9966) を使用して複数の書き込みおよび読み出しが実行されます。読み出し側で異なるバイトに対してビットスリップおよびアライメントが実行されているときに、書き込みがシフトされます。


その他の情報:



アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34743 MIG Virtex-6 DDR2/DDR3 - キャリブレーション エラーのデバッグ N/A N/A
34740 MIG Virtex-6 DDR2/DDR3 - PHY の初期化およびキャリブレーション N/A N/A
AR# 35129
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP