AR# 35165

12.1 EDK - Base System Builder でタイミング エラーのあるデザインを作成できる理由

説明

Base System Builder でタイミング エラーのあるデザインを作成できるのはなぜですか。

ソリューション

Base System Builder では、PLB バスにスレーブが 9 以上ある場合、タイミングを保証しません。この問題は 150 MHz で実行される Virtex-6 FPGA デザインで発生します。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34609 EDK 12.x - アンサーのリスト N/A N/A
AR# 35165
日付 05/23/2014
ステータス アーカイブ
種類 一般
ツール